基于65nm CMOS工艺的8Gbps时钟数据恢复电路的设计与实现
| 摘要 | 第10-11页 |
| ABSTRACT | 第11页 |
| 第一章 绪论 | 第12-17页 |
| 1.1 课题研究背景 | 第12-13页 |
| 1.2 国内外研究现状 | 第13-15页 |
| 1.3 课题的研究内容和工作 | 第15-16页 |
| 1.4 论文组织 | 第16-17页 |
| 第二章 CDR电路的原理分析和结构类型 | 第17-24页 |
| 2.1 CDR电路的工作原理 | 第17页 |
| 2.2 CDR电路的性能衡量指标 | 第17-20页 |
| 2.2.1 抖动的产生、传输及抖动容限 | 第17-19页 |
| 2.2.2 眼图 | 第19-20页 |
| 2.2.3 误码率 | 第20页 |
| 2.3 CDR电路的基本结构类型 | 第20-23页 |
| 2.3.1 基于锁相环型CDR电路 | 第21-22页 |
| 2.3.2 基于延迟锁相环型CDR电路 | 第22页 |
| 2.3.3 基于相位选择/相位插值型CDR电路 | 第22-23页 |
| 2.4 本章小结 | 第23-24页 |
| 第三章 CDR电路设计与模块级前仿真 | 第24-50页 |
| 3.1 结构选择 | 第24页 |
| 3.2 CDR电路整体设计 | 第24-26页 |
| 3.2.1 设计指标说明 | 第24-25页 |
| 3.2.2 系统结构 | 第25-26页 |
| 3.3 模块级电路设计与前仿真 | 第26-48页 |
| 3.3.1 基于8相位插值电路 | 第26-32页 |
| 3.3.2 时钟占空比调节环路 | 第32-35页 |
| 3.3.3 高速采样电路 | 第35-39页 |
| 3.3.4 串并转换和模式转换 | 第39-43页 |
| 3.3.5 二阶数字滤波器 | 第43-48页 |
| 3.4 本章小节 | 第48-50页 |
| 第四章 版图设计与模块级后仿真 | 第50-63页 |
| 4.1 版图设计流程和高速电路的版图设计考虑 | 第50-54页 |
| 4.1.1 版图设计流程 | 第50-51页 |
| 4.1.2 高速电路的版图设计考虑 | 第51-54页 |
| 4.2 模块级版图实现与后仿真 | 第54-61页 |
| 4.2.1 相位插值模块版图设计与后仿真 | 第54-56页 |
| 4.2.2 时钟占空比调节模块版图设计与后仿真 | 第56-58页 |
| 4.2.3 高速采样模块版图设计与后仿真 | 第58-59页 |
| 4.2.4 串并转换和模式转换模块版图设计 | 第59-60页 |
| 4.2.5 二阶数字滤波器模块版图设计 | 第60-61页 |
| 4.3 CDR整体版图布局 | 第61-62页 |
| 4.4 本章小结 | 第62-63页 |
| 第五章 整体仿真与性能分析 | 第63-77页 |
| 5.1 仿真规划 | 第63-64页 |
| 5.2 整体前仿真与后仿真 | 第64-75页 |
| 5.3 仿真总结与性能分析 | 第75-77页 |
| 第六章 总结与展望 | 第77-79页 |
| 6.1 论文总结 | 第77-78页 |
| 6.2 CDR进一步研究工作展望 | 第78-79页 |
| 致谢 | 第79-80页 |
| 参考文献 | 第80-82页 |
| 作者在学期间取得的学术成果 | 第82页 |
