基于FPGA的高速串行数据采集及恢复技术研究
| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第一章 绪论 | 第11-15页 |
| 1.1 研究背景及意义 | 第11-13页 |
| 1.2 国内外研究及产品现状 | 第13-14页 |
| 1.3 本文的主要工作及论文结构 | 第14-15页 |
| 第二章 串行通信技术及CDR概述 | 第15-28页 |
| 2.1 并行与串行的概念 | 第15-16页 |
| 2.2 同步与异步采样 | 第16页 |
| 2.3 高速串行通信中的信号完整性 | 第16-18页 |
| 2.3.1 串扰 | 第16-17页 |
| 2.3.2 反射 | 第17页 |
| 2.3.3 码间干扰 | 第17-18页 |
| 2.3.4 高频衰减 | 第18页 |
| 2.4 LVDS技术 | 第18-21页 |
| 2.4.1 LVDS简介 | 第18-19页 |
| 2.4.2 LVDS工作原理 | 第19-20页 |
| 2.4.3 LVDS的主要优势 | 第20-21页 |
| 2.5 CDR电路结构 | 第21-27页 |
| 2.5.1 反馈相位跟踪型CDR | 第21-25页 |
| 2.5.1.1 无外部参考时钟的PLL型CDR | 第21-22页 |
| 2.5.2.2 有外部参考时钟的PLL型CDR | 第22-23页 |
| 2.5.2.3 DLL型CDR | 第23-24页 |
| 2.5.2.4 PS/PI型CDR | 第24-25页 |
| 2.5.2 无反馈的过采样型CDR | 第25-26页 |
| 2.5.3 突发模式的CDR | 第26-27页 |
| 2.5.4 各CDR结构比较与选择 | 第27页 |
| 2.6 本章小结 | 第27-28页 |
| 第三章 系统框架及算法设计 | 第28-39页 |
| 3.1 基于FPGA的过采样原理 | 第28页 |
| 3.2 系统原理框图 | 第28-29页 |
| 3.2.1 时钟发生模块 | 第28-29页 |
| 3.2.2 数据捕获模块 | 第29页 |
| 3.2.3 数据恢复模块 | 第29页 |
| 3.3 过采样算法设计 | 第29-31页 |
| 3.4 边沿检测算法设计 | 第31-34页 |
| 3.5 数据恢复算法设计 | 第34-37页 |
| 3.6 本章小结 | 第37-39页 |
| 第四章 基于FPGA平台的系统模块设计 | 第39-57页 |
| 4.1 系统软硬件开发平台 | 第39-40页 |
| 4.1.1 设计开发软硬件平台 | 第39-40页 |
| 4.1.2 Xilinx原语介绍 | 第40页 |
| 4.2 基于FPGA的高速串行数据采集系统框架 | 第40-42页 |
| 4.3 核心模块设计 | 第42-55页 |
| 4.3.1 时钟发生模块设计 | 第42-48页 |
| 4.3.1.1 时钟发生模块的选择 | 第42-44页 |
| 4.3.1.2 MMCM原语 | 第44-45页 |
| 4.3.1.3 MMCM的配置 | 第45-48页 |
| 4.3.2 数据输入接口及过采样模块 | 第48-54页 |
| 4.3.2.1 输入缓冲器配置 | 第48-49页 |
| 4.3.2.2 数据延迟模块设计 | 第49-51页 |
| 4.3.2.3 过采样模块设计 | 第51-54页 |
| 4.3.3 DRU模块设计 | 第54页 |
| 4.3.4 CDC模块设计 | 第54-55页 |
| 4.4 本章小结 | 第55-57页 |
| 第五章 系统仿真及测试 | 第57-64页 |
| 5.1 系统综合 | 第57页 |
| 5.2 系统仿真 | 第57-61页 |
| 5.2.1 固定高、低电平仿真 | 第58-59页 |
| 5.2.2 最高速率时钟信号仿真 | 第59页 |
| 5.2.3 伪随机码系统仿真 | 第59-61页 |
| 5.3 系统测试 | 第61-63页 |
| 5.3.1 测试方法 | 第61-62页 |
| 5.3.2 测试结果 | 第62-63页 |
| 5.4 本章小结 | 第63-64页 |
| 第六章 结论 | 第64-66页 |
| 6.1 本文的主要工作和贡献 | 第64页 |
| 6.2 后续工作展望 | 第64-66页 |
| 致谢 | 第66-67页 |
| 参考文献 | 第67-70页 |
| 攻读硕士学位期间取得的成果 | 第70-71页 |
