一款多核SoC的可测性设计研究
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-16页 |
| 第一章 绪论 | 第16-22页 |
| 1.1 论文的研究背景 | 第16-17页 |
| 1.2 国内外研究现状 | 第17-20页 |
| 1.3 论文的主要内容及结构 | 第20页 |
| 1.4 本章小结 | 第20-22页 |
| 第二章 可测性设计综述 | 第22-30页 |
| 2.1 集成系统可测性概论 | 第22-23页 |
| 2.2 数字电路故障模型 | 第23-24页 |
| 2.3 测试生成技术 | 第24-25页 |
| 2.3.1 自动测试向量生成 | 第24-25页 |
| 2.3.2 自动测试设备 | 第25页 |
| 2.4 系统化可测性设计 | 第25-29页 |
| 2.4.1 扫描技术 | 第25-27页 |
| 2.4.2 内建自测试 | 第27-28页 |
| 2.4.3 边界扫描技术 | 第28-29页 |
| 2.5 本章小结 | 第29-30页 |
| 第三章 DSDP16芯片的DFT结构规划 | 第30-34页 |
| 3.1 DSDP16芯片介绍与测试目标 | 第30-31页 |
| 3.1.1 芯片结构 | 第30页 |
| 3.1.2 芯片测试要求与目标 | 第30-31页 |
| 3.2 DSDP16芯片的可测性设计方案（改） | 第31-32页 |
| 3.3 可测性设计流程 | 第32-33页 |
| 3.4 本章小结 | 第33-34页 |
| 第四章 基于at-speed的扫描方法 | 第34-44页 |
| 4.1 基于片上时钟的全速测试 | 第34-38页 |
| 4.1.1 全速测试原理 | 第34-36页 |
| 4.1.2 DSDP16芯片全速测试设计方案 | 第36-38页 |
| 4.2 扫描测试向量压缩 | 第38-40页 |
| 4.3 ATPG与覆盖率 | 第40-42页 |
| 4.4 不可测故障的解决方案 | 第42-43页 |
| 4.5 本章小结 | 第43-44页 |
| 第五章 DSDP16芯片的存储器内建自测试 | 第44-56页 |
| 5.1 存储器的内建自测试 | 第44-46页 |
| 5.2 存储器的故障类型 | 第46-48页 |
| 5.2.1 单元耦合故障 | 第46-47页 |
| 5.2.2 地址译码故障 | 第47页 |
| 5.2.3 临近向量敏化故障 | 第47页 |
| 5.2.4 数据保留故障 | 第47-48页 |
| 5.3 March算法 | 第48-49页 |
| 5.4 MBIST电路设计 | 第49-52页 |
| 5.4.1 MBIST控制器 | 第50页 |
| 5.4.2 数据产生器 | 第50-51页 |
| 5.4.3 地址产生器 | 第51-52页 |
| 5.4.4 比较器 | 第52页 |
| 5.5 DSDP16芯片的MBIST设计 | 第52-55页 |
| 5.5.1 MBIST设计流程 | 第52-53页 |
| 5.5.2 MBIST顶层设计 | 第53-55页 |
| 5.6 本章小结 | 第55-56页 |
| 第六章 DSDP16芯片边界扫描的实现 | 第56-66页 |
| 6.1 边界扫描设计 | 第56-57页 |
| 6.2 DSDP16芯片的边界扫描设计 | 第57-62页 |
| 6.2.1 边界扫描结构 | 第57-59页 |
| 6.2.2 指令寄存器 | 第59页 |
| 6.2.3 数据寄存器 | 第59-60页 |
| 6.2.4 边界扫描单元 | 第60-62页 |
| 6.3 指令 | 第62-64页 |
| 6.4 本章小结 | 第64-66页 |
| 第七章 总结与展望 | 第66-68页 |
| 7.1 论文总结 | 第66页 |
| 7.2 展望 | 第66-68页 |
| 参考文献 | 第68-70页 |
| 致谢 | 第70-72页 |
| 作者简介 | 第72-73页 |
