DDR SDRAM接口设计与静态时序分析
| 摘要 | 第1-4页 |
| Abstract | 第4-5页 |
| 目录 | 第5-7页 |
| 第一章 绪论 | 第7-13页 |
| ·选题背景及研究意义 | 第7-9页 |
| ·控制器接口的设计 | 第7页 |
| ·控制器接口的时序收敛 | 第7-9页 |
| ·源同步接口设计和内部路径法 | 第9-11页 |
| ·源同步接口设计 | 第9页 |
| ·内部路径法 | 第9-11页 |
| ·研究的主要内容及结构安排 | 第11-13页 |
| 第二章 DDR SDRAM工作原理研究 | 第13-23页 |
| ·DDR SDRAM简介 | 第13页 |
| ·DDR SDRAM内部结构 | 第13-15页 |
| ·DDR SDRAM内存频率 | 第15页 |
| ·DDR SDRAM信号分类 | 第15-17页 |
| ·DDR SDRAM差分时钟 | 第17-19页 |
| ·DDR SDRAM数据选取脉冲 | 第19-20页 |
| ·DDR SDRAM读操作 | 第20页 |
| ·DDR SDRAM写操作 | 第20-23页 |
| 第三章 DDR SDRAM控制器设计分析 | 第23-33页 |
| ·DDR SDRAM控制器的时钟设计 | 第24-25页 |
| ·DDR SDRAM控制器的DQS设计 | 第25页 |
| ·DDR SDRAM控制器的DLL设计 | 第25-29页 |
| ·DDR SDRAM控制器读通路设计 | 第29页 |
| ·DDR SDRAM控制器写通路设计 | 第29-33页 |
| 第四章 DDR SDRAM接口的时序收敛 | 第33-55页 |
| ·静态时序分析简单介绍 | 第33-37页 |
| ·静态时序分析的基本概念 | 第33-37页 |
| ·STAMP Model简介 | 第37页 |
| ·DDR SDRAM接口静态时序分析流程 | 第37-43页 |
| ·静态时序分析流程概况 | 第38-39页 |
| ·静态时序分析时钟域 | 第39页 |
| ·静态时序分析设计要求 | 第39-40页 |
| ·静态时序分析存储器建模 | 第40-42页 |
| ·静态时序分析中的DLL处理 | 第42页 |
| ·静态时序分析中的外部负载处理 | 第42-43页 |
| ·DDR SDRAM接口读操作时序分析 | 第43-48页 |
| ·读时钟定义 | 第43-44页 |
| ·DLL延时线约束设置 | 第44页 |
| ·读操作时序检查 | 第44-45页 |
| ·伪路径和多周期路径约束设置 | 第45-47页 |
| ·STAMP时序模型读参数 | 第47页 |
| ·读操作时序报告 | 第47-48页 |
| ·DDR SDRAM接口写操作时序分析 | 第48-52页 |
| ·写时钟定义 | 第48页 |
| ·DLL延时线约束设置 | 第48-49页 |
| ·写操作时序检查 | 第49-50页 |
| ·伪路径和多周期路径约束设置 | 第50页 |
| ·STAMP时序模型写参数 | 第50-51页 |
| ·写操作时序报告 | 第51-52页 |
| ·DDR SDRAM接口其他时序分析 | 第52-53页 |
| ·常见时序收敛问题的处理方法 | 第53-55页 |
| 第五章 总结与展望 | 第55-57页 |
| 致谢 | 第57-59页 |
| 参考文献 | 第59-63页 |
| 附录A | 第63-69页 |
| 附录B | 第69-81页 |
| 附录C | 第81-89页 |
