| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第14-22页 |
| 1.1 研究背景与选题意义 | 第14-17页 |
| 1.1.1 研究背景 | 第14-16页 |
| 1.1.2 选题意义 | 第16-17页 |
| 1.2 国内外发展现状 | 第17-18页 |
| 1.3 研究的主要内容 | 第18-20页 |
| 1.4 论文结构安排 | 第20-22页 |
| 第二章 硬件木马概述与随机数发生器简介 | 第22-31页 |
| 2.1 硬件木马概述 | 第22-28页 |
| 2.1.1 硬件木马的概念与特征 | 第22-23页 |
| 2.1.2 硬件木马的分类 | 第23-24页 |
| 2.1.3 硬件木马检测技术 | 第24-28页 |
| 2.2 掺杂修正型硬件木马设计的可行性分析 | 第28-29页 |
| 2.3 随机数发生器简介 | 第29-30页 |
| 2.3.1 随机数的基本概念 | 第29页 |
| 2.3.2 随机数的密码学应用 | 第29-30页 |
| 2.4 本章小结 | 第30-31页 |
| 第三章 掺杂修正型硬件木马设计 | 第31-52页 |
| 3.1 CMOS晶体管简介 | 第31-36页 |
| 3.1.1 半导体材料及其特性 | 第31-32页 |
| 3.1.2 PN结的形成及导电特性 | 第32-34页 |
| 3.1.3 CMOS晶体管等效模型 | 第34-36页 |
| 3.2 掺杂修正型硬件木马模型 | 第36-40页 |
| 3.2.1“壹”型木马 | 第37-39页 |
| 3.2.2“零”型木马 | 第39-40页 |
| 3.3 掺杂修正型硬件木马设计与仿真 | 第40-51页 |
| 3.3.1 设计平台介绍 | 第40-41页 |
| 3.3.2 木马器件建模与仿真 | 第41-51页 |
| 3.3.2.1“壹”型木马器件模型仿真 | 第43-47页 |
| 3.3.2.2“零”型木马器件模型仿真 | 第47-51页 |
| 3.4 本章小结 | 第51-52页 |
| 第四章 掺杂修正型硬件木马标准单元设计 | 第52-73页 |
| 4.1 版图设计规则 | 第52-54页 |
| 4.2 木马标准单元版图的实现 | 第54-69页 |
| 4.2.1 标准单元原理图的实现 | 第55-58页 |
| 4.2.2 标准单元版图的实现 | 第58-64页 |
| 4.2.3 木马标准单元版图的实现 | 第64-69页 |
| 4.3 木马标准单元物理信息抽象化 | 第69-72页 |
| 4.3.1 物理信息抽象化实现流程 | 第69-70页 |
| 4.3.2 “壹”型木马DFFR单元的物理信息抽象化 | 第70-72页 |
| 4.4 本章小结 | 第72-73页 |
| 第五章 硬件木马载体电路设计与实现 | 第73-94页 |
| 5.1 Intel’s Ivy Bridge RNG简介 | 第73-74页 |
| 5.2 AES电路设计 | 第74-80页 |
| 5.2.1 AES基本原理 | 第75页 |
| 5.2.2 AES模块设计 | 第75-78页 |
| 5.2.2.1 密钥扩展运算 | 第75-76页 |
| 5.2.2.2 字节替换运算 | 第76-77页 |
| 5.2.2.3 行移位运算 | 第77页 |
| 5.2.2.4 列混淆运算 | 第77页 |
| 5.2.2.5 轮密钥加运算 | 第77-78页 |
| 5.2.3 AES电路功能仿真验证 | 第78-79页 |
| 5.2.4 AES电路逻辑综合 | 第79-80页 |
| 5.3 木马电路设计 | 第80-90页 |
| 5.3.1 木马电路设计方案制定 | 第81-83页 |
| 5.3.2 木马电路设计方案实现 | 第83-90页 |
| 5.3.2.1 木马标准单元的Verilog网表模型 | 第83-85页 |
| 5.3.2.2 木马电路的功能仿真 | 第85-86页 |
| 5.3.2.3 木马电路的物理设计 | 第86-88页 |
| 5.3.2.4 木马电路的时序仿真 | 第88-89页 |
| 5.3.2.5 木马电路的物理验证 | 第89-90页 |
| 5.4 木马电路随机性测试 | 第90-93页 |
| 5.4.1 随机性测试方案 | 第90-91页 |
| 5.4.2 随机性测试结果 | 第91-93页 |
| 5.5 本章小结 | 第93-94页 |
| 第六章 总结与展望 | 第94-96页 |
| 致谢 | 第96-97页 |
| 参考文献 | 第97-101页 |
| 攻读硕士学位期间取得的成果 | 第101-102页 |
