| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 缩略语对照表 | 第10-13页 |
| 第一章 绪论 | 第13-17页 |
| 1.1 课题背景 | 第13页 |
| 1.2 国内外研究现状 | 第13-15页 |
| 1.3 课题的内容及意义 | 第15页 |
| 1.4 本论文的结构简介 | 第15-17页 |
| 第二章 UVM验证方法学基础 | 第17-27页 |
| 2.1 UVM验证平台 | 第17-21页 |
| 2.1.1 UVM验证平台的组成 | 第17-19页 |
| 2.1.2 UVM验证平台的接口 | 第19-20页 |
| 2.1.3 UVM验证平台的类的标准库 | 第20-21页 |
| 2.2 UVM验证的机制研究 | 第21-25页 |
| 2.2.1 field_automation机制研究 | 第21-22页 |
| 2.2.2 factory机制研究 | 第22页 |
| 2.2.3 Sequence机制研究 | 第22-24页 |
| 2.2.4 report机制研究 | 第24-25页 |
| 2.3 UVM验证与System Verilog验证 | 第25-26页 |
| 2.4 本章小结 | 第26-27页 |
| 第三章 UART工作环境简介 | 第27-33页 |
| 3.1 UART简介 | 第27-30页 |
| 3.1.1 基本工作状态分析 | 第27-29页 |
| 3.1.2 多机通信模式分析 | 第29-30页 |
| 3.2 验证环境规划 | 第30-31页 |
| 3.3 本章小结 | 第31-33页 |
| 第四章 UART的UVM验证技术研究 | 第33-67页 |
| 4.1 UART验证平台架构 | 第33-35页 |
| 4.1.2 UVM验证平台执行流程 | 第34页 |
| 4.1.3 数据流向描述 | 第34-35页 |
| 4.2 各模块功能介绍 | 第35-57页 |
| 4.2.1 总线行为功能模块 | 第35页 |
| 4.2.2 事物数据包 | 第35-37页 |
| 4.2.3 Sequence模块功能分析 | 第37-41页 |
| 4.2.4 Agent_In模块功能分析 | 第41-50页 |
| 4.2.5 Agent_Out模块功能分析 | 第50页 |
| 4.2.6 Scoreboard模块功能分析 | 第50-51页 |
| 4.2.7 Register Model模块功能分析 | 第51-53页 |
| 4.2.8 test case模块功能分析 | 第53-54页 |
| 4.2.9 env模块功能分析 | 第54-56页 |
| 4.2.10 top模块功能分析 | 第56-57页 |
| 4.3 验证工具介绍 | 第57-58页 |
| 4.4 验证环境简介 | 第58-59页 |
| 4.5 验证过程 | 第59-60页 |
| 4.6 验证结果 | 第60-64页 |
| 4.7 覆盖率分析 | 第64-65页 |
| 4.8 本章小结 | 第65-67页 |
| 第五章 总结与展望 | 第67-69页 |
| 参考文献 | 第69-71页 |
| 致谢 | 第71-73页 |
| 作者简介 | 第73-74页 |
