基于28纳米工艺的DMA部件物理设计与全局总线互连技术研究
| 摘要 | 第6-7页 |
| ABSTRACT | 第7-8页 |
| 符号对照表 | 第12-13页 |
| 缩略语对照表 | 第13-16页 |
| 第一章 绪论 | 第16-20页 |
| 1.1 课题来源及研究意义 | 第16-17页 |
| 1.2 国内外研究现状 | 第17页 |
| 1.3 本文主要内容 | 第17-20页 |
| 第二章 DMA部件物理实现 | 第20-40页 |
| 2.1 物理实现流程 | 第20-21页 |
| 2.2 库的选择 | 第21-22页 |
| 2.3 DMA部件的半定制设计 | 第22-29页 |
| 2.3.1 布局规划 | 第22-25页 |
| 2.3.2 电源规划 | 第25-26页 |
| 2.3.3 时钟树综合 | 第26-28页 |
| 2.3.4 布线 | 第28-29页 |
| 2.4 静态时序分析 | 第29-32页 |
| 2.4.1 建立时间和保持时间 | 第29-30页 |
| 2.4.2 约束检查 | 第30-31页 |
| 2.4.3 DMAx的静态时序分析 | 第31-32页 |
| 2.5 ICE工具的功耗以及时序优化 | 第32-36页 |
| 2.5.1 漏电功耗优化 | 第32-34页 |
| 2.5.2 保持时间违反修复 | 第34-36页 |
| 2.6 物理验证 | 第36-38页 |
| 2.7 本章小结 | 第38-40页 |
| 第三章 DMA部件低功耗研究 | 第40-66页 |
| 3.1 功耗基本理论 | 第40-42页 |
| 3.1.1 静态功耗 | 第40-41页 |
| 3.1.2 动态功耗 | 第41-42页 |
| 3.2 面积变化对DMAx功耗的影响 | 第42-46页 |
| 3.3 时钟单元倍数的优化 | 第46-65页 |
| 3.3.1 时钟树综合尝试 | 第47-48页 |
| 3.3.2 时钟单元替换测试 | 第48-61页 |
| 3.3.3 时钟单元替换 | 第61-65页 |
| 3.4 本章小结 | 第65-66页 |
| 第四章 低串扰全局总线互连 | 第66-84页 |
| 4.1 互连延时 | 第66-68页 |
| 4.2 串扰延时的优化 | 第68-71页 |
| 4.2.1 互连串扰 | 第68-69页 |
| 4.2.2 串扰延时的优化方法 | 第69-71页 |
| 4.3 总线互连方案 | 第71-76页 |
| 4.3.1 设计思路 | 第71-74页 |
| 4.3.2 设计实现 | 第74-76页 |
| 4.4 最优插入间距的测试方案 | 第76-77页 |
| 4.5 中继器对互连延时的优化 | 第77-80页 |
| 4.5.1 缓冲器对互连延时的优化 | 第78-79页 |
| 4.5.2 反相器对互连延时的优化 | 第79-80页 |
| 4.6 Core7至L3路径的优化 | 第80-82页 |
| 4.7 本章小结 | 第82-84页 |
| 第五章 总结与展望 | 第84-86页 |
| 5.1 总结 | 第84-85页 |
| 5.2 展望 | 第85-86页 |
| 参考文献 | 第86-90页 |
| 致谢 | 第90-92页 |
| 作者简介 | 第92-93页 |
