| 摘要 | 第4-6页 |
| ABSTRACT | 第6-8页 |
| 第1章 绪论 | 第15-23页 |
| 1.1 概述 | 第15-16页 |
| 1.2 选题背景及实际意义 | 第16-18页 |
| 1.2.1 信息的重要性 | 第16-17页 |
| 1.2.2 信息安全技术的重要性 | 第17页 |
| 1.2.3 论文设计复用 IP 核的意义 | 第17-18页 |
| 1.3 芯片设计的国内外的发展概况及趋势 | 第18-21页 |
| 1.3.1 芯片的设计和制造过程 | 第18-19页 |
| 1.3.2 国内外的发展状况及趋势 | 第19-20页 |
| 1.3.3 安全 SOC 芯片的发展概况 | 第20-21页 |
| 1.3.4 SOC 芯片中的 IP 核复用的重要性 | 第21页 |
| 1.4 本论文的主要工作 | 第21-23页 |
| 第2章 算法概述与 IP 核算法级设计 | 第23-40页 |
| 2.1 单向散列函数的发展历史 | 第23-24页 |
| 2.2 MD 算法 | 第24-26页 |
| 2.2.1. MD2 算法 | 第24-25页 |
| 2.2.2 MD4 算法 | 第25页 |
| 2.2.3 MD5 算法 | 第25-26页 |
| 2.3 MD 算法的应用 | 第26-27页 |
| 2.4 安全哈希函数 SHA | 第27-28页 |
| 2.5 SHA-1、SHA-224、SHA-256 算法概述 | 第28-29页 |
| 2.5.1 消息的准备 | 第28-29页 |
| 2.5.2 设置初始变量 IV | 第29页 |
| 2.5.3 运算过程 | 第29页 |
| 2.5.4 读取摘要 | 第29页 |
| 2.6 SHA-IP 核的算法设计 | 第29-36页 |
| 2.6.1 SHA-IP 分解消息设计 | 第30页 |
| 2.6.2 SHA-IP 中生成 Kt 值设计 | 第30-31页 |
| 2.6.3 SHA-IP 初始化哈希值设计 | 第31-32页 |
| 2.6.4 SHA-IP 迭代运算 | 第32-35页 |
| 2.6.5 输出摘要 | 第35-36页 |
| 2.7 SHA-IP 核的算法复用设计 | 第36-39页 |
| 2.8 本章小结 | 第39-40页 |
| 第3章 复用 IP 核 SHA_IP 的 SOC 实现 | 第40-60页 |
| 3.1 芯片设计流程简介 | 第40-43页 |
| 3.2 SHA-IP 数据总线 | 第43-45页 |
| 3.3 SHA-IP 的模块设计 | 第45-54页 |
| 3.3.1 SHA-IP 总线模块的设计 | 第46页 |
| 3.3.2 Kt 生成模块的设计 | 第46-47页 |
| 3.3.3 移位加速器的设计 | 第47-48页 |
| 3.3.4 F_t运算模块的设计 | 第48-49页 |
| 3.3.5 RAM 接口设计 | 第49-50页 |
| 3.3.6 多用途控制计数器的设计 | 第50-51页 |
| 3.3.7 时钟分频模块的设计 | 第51页 |
| 3.3.8 随机数产生模块的设计 | 第51-52页 |
| 3.3.9 安全防护检测模块设计 | 第52页 |
| 3.3.10 复用算法 core 的设计 | 第52-53页 |
| 3.3.11 其它功能模块设计概述 | 第53-54页 |
| 3.3.12 SHA-IP 的低功耗设计 | 第54页 |
| 3.4 SHA-IP 核的 IC 前端设计 | 第54-57页 |
| 3.4.1 SHA-IP 的代码设计 | 第54-55页 |
| 3.4.2 SHA-IP 核的逻辑综合和形式验证 | 第55页 |
| 3.4.3 SHA-IP 核的静态时序分析 | 第55-57页 |
| 3.5 芯片后端设计 | 第57-59页 |
| 3.6 本章小结 | 第59-60页 |
| 第4章 电路仿真以及性能分析 | 第60-73页 |
| 4.1 SHA-IP 核的仿真验证 | 第60-64页 |
| 4.1.1 从模式仿真验证 | 第60-61页 |
| 4.1.2 验证平台的仿真验证 | 第61-64页 |
| 4.2 SHA-IP 核的仿真数据对比验证 | 第64-67页 |
| 4.2.1 SHA-1 功能验证 | 第64-65页 |
| 4.2.2 SHA-224 功能验证 | 第65页 |
| 4.2.3 SHA-256 功能验证 | 第65-66页 |
| 4.2.4 多包数据功能验证 | 第66-67页 |
| 4.3 SHA-IP 核的 FPGA 验证 | 第67-69页 |
| 4.4 SHA-IP 核的性能分析 | 第69-70页 |
| 4.5 SHA-IP 核的成品测试 | 第70页 |
| 4.6 成品芯片 SHA-IP 运算功耗分析 | 第70-72页 |
| 4.7 本章小结 | 第72-73页 |
| 第5章 抗攻击研究与设计 | 第73-85页 |
| 5.1 密码分析方法分类 | 第73-74页 |
| 5.1.1 唯密文攻击 | 第73-74页 |
| 5.1.2 已知明文攻击 | 第74页 |
| 5.1.3 选择明文攻击 | 第74页 |
| 5.1.4 选择密文攻击 | 第74页 |
| 5.2 芯片攻击方法分类 | 第74-80页 |
| 5.2.1 侵入式攻击 | 第74-75页 |
| 5.2.2 半侵入式攻击 | 第75-77页 |
| 5.2.3 非侵入式攻击 | 第77-79页 |
| 5.2.4 组合攻击 | 第79-80页 |
| 5.3 SHA-IP 核抗攻击安全设计原则 | 第80-81页 |
| 5.4 SHA-IP 核抗攻击安全设计 | 第81-84页 |
| 5.4.1 随机数的设计 | 第81页 |
| 5.4.2 初始 IV 和输出摘要保护 | 第81-82页 |
| 5.4.3 时钟随机化设计 | 第82页 |
| 5.4.4 多传感器设计 | 第82-83页 |
| 5.4.5 总线加密和金属防护层设计 | 第83页 |
| 5.4.6 芯片防篡改设计 | 第83页 |
| 5.4.7 CRC 校验 | 第83页 |
| 5.4.8 安全版图设计 | 第83页 |
| 5.4.9 软件应用方面的抗攻击设计 | 第83-84页 |
| 5.5 本章小结 | 第84-85页 |
| 第6章 结束语 | 第85-86页 |
| 致谢 | 第86-87页 |
| 参考文献 | 第87-90页 |
| 攻读学位期间发表的学术论文及参加科研情况 | 第90-91页 |
