| 摘要 | 第3-4页 |
| 英文摘要 | 第4-5页 |
| 第一章 绪论 | 第8-13页 |
| 1.1 CMOS集成电路发展概况 | 第8-10页 |
| 1.2 低功耗触发器的研究意义 | 第10-12页 |
| 1.3 论文的组织结构 | 第12-13页 |
| 第二章 CMOS电路及触发器 | 第13-23页 |
| 2.1 CMOS电路功耗特性 | 第13-17页 |
| 2.1.1 动态功耗 | 第13-14页 |
| 2.1.2 短路功耗 | 第14-16页 |
| 2.1.3 静态功耗 | 第16-17页 |
| 2.2 触发器模拟测试平台 | 第17-18页 |
| 2.3 触发器的性能指标 | 第18-19页 |
| 2.3.1 触发器的时间参数 | 第18-19页 |
| 2.3.2 触发器的功耗参数 | 第19页 |
| 2.4 触发器电路优化 | 第19-21页 |
| 2.5 本章小节 | 第21-23页 |
| 第三章 基于门控时钟技术的触发器设计 | 第23-39页 |
| 3.1 门控时钟技术 | 第23-25页 |
| 3.2 基于门控时钟技术的触发器设计 | 第25-33页 |
| 3.2.1 主从触发器介绍 | 第26-28页 |
| 3.2.2 基于门控时钟技术主从触发器介绍 | 第28-31页 |
| 3.2.3 本文基于门控时钟技术的触发器设计 | 第31-33页 |
| 3.3 仿真结果分析及比较 | 第33-38页 |
| 3.3.1 现有一般主从触发器CDFF仿真 | 第33-34页 |
| 3.3.2 现有传输门触发器TGFF仿真 | 第34-35页 |
| 3.3.3 现有门控时钟触发器GMSL仿真 | 第35页 |
| 3.3.4 本文设计的双门控触发器CCTGFF仿真 | 第35-36页 |
| 3.3.5 仿真结果分析及比较 | 第36-38页 |
| 3.4 本章小结 | 第38-39页 |
| 第四章 基于逻辑努力方法的触发器优化 | 第39-50页 |
| 4.1 逻辑努力 | 第39-44页 |
| 4.1.1 逻辑门延迟 | 第39-42页 |
| 4.1.2 多级逻辑网络 | 第42-44页 |
| 4.2 基于逻辑努力方法的触发器优化 | 第44-47页 |
| 4.2.1 优化步骤 | 第44-45页 |
| 4.2.2 触发器的优化 | 第45-47页 |
| 4.3 仿真结果分析及比较 | 第47-49页 |
| 4.4 本章小节 | 第49-50页 |
| 第五章 总结与展望 | 第50-52页 |
| 5.1 工作总结 | 第50页 |
| 5.2 展望 | 第50-52页 |
| 参考文献 | 第52-55页 |
| 图表目录 | 第55-57页 |
| 致谢 | 第57页 |