基于40纳米工艺的低失调带隙基准的设计
| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 第一章 绪论 | 第8-11页 |
| 1.1 课题背景 | 第8页 |
| 1.2 带隙基准的发展现状与趋势 | 第8-9页 |
| 1.2.1 低压带隙基准 | 第8-9页 |
| 1.2.2 低温度系数 | 第9页 |
| 1.2.3 高电源纹波抑制比 | 第9页 |
| 1.2.4 低失调基准的设计 | 第9页 |
| 1.3 本文主要工作与章节安排 | 第9-11页 |
| 第二章 带隙基准理论基础 | 第11-26页 |
| 2.1 基准电压的指标与分类 | 第11-17页 |
| 2.1.1 基准电压的指标 | 第11-12页 |
| 2.1.2 基准电压的分类 | 第12-17页 |
| 2.2 带隙基准的基本原理与传统结构 | 第17-21页 |
| 2.2.1 基本原理 | 第17-19页 |
| 2.2.2 传统带隙基准结构 | 第19-21页 |
| 2.3 CMOS工艺的不理想因素及影响 | 第21-25页 |
| 2.3.1 CMOS工艺的不理想因素 | 第21-25页 |
| 2.3.2 直流失调对带隙的影响 | 第25页 |
| 2.4 本章小结 | 第25-26页 |
| 第三章 带隙基准电路设计与仿真 | 第26-39页 |
| 3.1 本文带隙基准结构框图 | 第26页 |
| 3.2 带隙基准主体电路的设计 | 第26-27页 |
| 3.3 低失调误差放大器的设计与仿真 | 第27-34页 |
| 3.3.1 斩波消除失调 | 第27-29页 |
| 3.3.2 低失调放大器的设计 | 第29-32页 |
| 3.3.3 仿真结果与分析 | 第32-34页 |
| 3.4 电压按比例缩放DAC的设计与仿真 | 第34-38页 |
| 3.4.1 电压按比例缩放DAC的设计 | 第34-36页 |
| 3.4.2 仿真结果 | 第36-38页 |
| 3.5 本章小结 | 第38-39页 |
| 第四章 带隙基准版图设计与验证 | 第39-45页 |
| 4.1 带隙基准版图的设计 | 第39-40页 |
| 4.2 主要性能指标的仿真 | 第40-44页 |
| 4.2.1 温度系数 | 第41页 |
| 4.2.2 线性调整率 | 第41-42页 |
| 4.2.3 精度 | 第42-44页 |
| 4.3 多路输出基准电压 | 第44页 |
| 4.4 本章小结 | 第44-45页 |
| 第五章 总结与展望 | 第45-46页 |
| 5.1 总结 | 第45页 |
| 5.2 展望 | 第45-46页 |
| 参考文献 | 第46-48页 |
| 发表论文和参加科研情况说明 | 第48-49页 |
| 致谢 | 第49-50页 |
