基于STM32的列车制动缸压力检测平台的设计与开发
| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 第1章 绪论 | 第10-14页 |
| 1.1 论文的选题背景及来源 | 第10-11页 |
| 1.2 课题的国内外研究现状 | 第11-12页 |
| 1.3 课题的研究意义及主要工作 | 第12-14页 |
| 1.3.1 本课题的研究意义 | 第12页 |
| 1.3.2 本文的主要工作 | 第12-14页 |
| 第2章 制动缸压力检测平台的系统设计 | 第14-24页 |
| 2.1 列车制动系统 | 第14-15页 |
| 2.2 制动缸概述 | 第15-16页 |
| 2.3 检测平台的结构和功能要求 | 第16-19页 |
| 2.3.1 试验台的结构及工作原理 | 第17-18页 |
| 2.3.2 试验台的功能要求 | 第18-19页 |
| 2.4 现场采集与控制装置 | 第19-20页 |
| 2.5 检测平台控制器的设计方案 | 第20-23页 |
| 2.5.1 系统设计思想 | 第20-21页 |
| 2.5.2 设计方法 | 第21-23页 |
| 2.6 本章小结 | 第23-24页 |
| 第3章 硬件系统设计与实现 | 第24-36页 |
| 3.1 系统硬件结构和原理 | 第24-25页 |
| 3.2 STM32与FPGA双处理器硬件架构 | 第25-26页 |
| 3.2.1 FSMC存储器扩展技术 | 第25页 |
| 3.2.2 STM32与FPGA电路连接 | 第25-26页 |
| 3.3 系统电源设计 | 第26-27页 |
| 3.4 系统外围接口电路设计 | 第27-33页 |
| 3.4.1 通讯接口电路 | 第28-29页 |
| 3.4.2 数据接口电路 | 第29-33页 |
| 3.5 电路板的设计与调试 | 第33-35页 |
| 3.5.1 硬件电路板设计原则 | 第34-35页 |
| 3.5.2 硬件调试与分析 | 第35页 |
| 3.6 本章小结 | 第35-36页 |
| 第4章 控制系统软件设计与实现 | 第36-50页 |
| 4.1 控制系统软件整体设计方案 | 第36-38页 |
| 4.1.1 软件整体结构 | 第36-37页 |
| 4.1.2 程序流程图 | 第37-38页 |
| 4.2 FPGA模块程序设计 | 第38-45页 |
| 4.2.1 FIR滤波器的设计 | 第38-41页 |
| 4.2.2 FIFO模块设计 | 第41-43页 |
| 4.2.3 数据采集模块的设计与实现 | 第43-45页 |
| 4.4 控制器通信模块的设计 | 第45-48页 |
| 4.4.1 Modbus/TCP通讯原理 | 第45-47页 |
| 4.4.2 通讯接口初始化 | 第47-48页 |
| 4.4.3 Modbus/TCP底层接口编写 | 第48页 |
| 4.5 本章小结 | 第48-50页 |
| 第5章 上位机软件设计与实现 | 第50-62页 |
| 5.1 上位机软件概述 | 第50-51页 |
| 5.1.1 上位机总体设计概述 | 第50-51页 |
| 5.1.2 软件功能概述 | 第51页 |
| 5.2 上位机通讯模块设计 | 第51-54页 |
| 5.2.1 上位机通讯功能设计 | 第51-53页 |
| 5.2.2 上位机通讯模块测试 | 第53-54页 |
| 5.3 人机界面的设计与实现 | 第54-58页 |
| 5.3.1 用户登录 | 第54-55页 |
| 5.3.2 系统监控界面 | 第55-56页 |
| 5.3.3 检索与参数设置界面 | 第56-58页 |
| 5.4 系统调试与试验分析 | 第58-61页 |
| 5.4.1 系统整体调试 | 第58-59页 |
| 5.4.2 试验台的试验 | 第59-61页 |
| 5.5 本章小结 | 第61-62页 |
| 结论 | 第62-63页 |
| 参考文献 | 第63-67页 |
| 附录 | 第67-69页 |
| 攻读硕士学位期间承担的科研任务与主要成果 | 第69-70页 |
| 致谢 | 第70-71页 |
| 作者简介 | 第71页 |
