| 摘要 | 第6-7页 |
| ABSTRACT | 第7页 |
| 第一章 引言 | 第13-17页 |
| 1.1 技术迅速发展所带来的挑战 | 第13页 |
| 1.2 可测试性设计的现状 | 第13-17页 |
| 1.2.1 可测试性设计的带来的优势 | 第14-15页 |
| 1.2.2 可测试性设计的分类和方法 | 第15页 |
| 1.2.3 数字逻辑电路的可测试性设计 | 第15页 |
| 1.2.4 存储器内建测试电路的设计 | 第15-16页 |
| 1.2.5 边界扫描电路的设计 | 第16-17页 |
| 第二章 芯片级可测试性设计的架构规划 | 第17-19页 |
| 2.1 可测试性设计芯片的介绍 | 第17页 |
| 2.2 可测试性设计的目标定义 | 第17页 |
| 2.3 可测试性设计中的总体规划 | 第17-19页 |
| 第三章 扫描链的设计 | 第19-40页 |
| 3.1 扫描链结构定义 | 第19页 |
| 3.2 扫描链的插入 | 第19-24页 |
| 3.3 扫描模式时序约束文件定义和静态时序分析 | 第24-25页 |
| 3.4 测试向量的产生和调试 | 第25-29页 |
| 3.5 扫描链插入完成后的形式验证 | 第29页 |
| 3.6 带有压缩结构的扫描链的设计 | 第29-31页 |
| 3.7 采用片内时钟对逻辑电路的在速测试 | 第31-36页 |
| 3.8 准备诊断环境 | 第36-37页 |
| 3.9 用测试结果数进行诊断分析 | 第37-39页 |
| 3.10 优化设计结构和版图 | 第39页 |
| 3.11 优化电路结构之后的网表发布 | 第39-40页 |
| 第四章 存储器内建自测电路设计 | 第40-52页 |
| 4.1 存储器内建自测电路的结构 | 第40-43页 |
| 4.2 存储器的非全速自测试模型的开发 | 第43-45页 |
| 4.3 存储器的非全速自测试电路和测试向量的设计 | 第45-46页 |
| 4.4 存储器的全速自测试模型的开发 | 第46-47页 |
| 4.5 存储器的全速自测试电路和测试向量的设计 | 第47-48页 |
| 4.6 存储器自测电路的集成 | 第48页 |
| 4.7 存储器自测电路的测试向量转换 | 第48-49页 |
| 4.8 存储器自测电路的形式验证 | 第49页 |
| 4.9 存储器自测电路测试向量的验证和调试 | 第49-50页 |
| 4.10 存储器内建自测电路的时序约束和静态时序分析 | 第50-51页 |
| 4.11 存储器的在速测试 | 第51-52页 |
| 第五章 边界扫描电路设计 | 第52-61页 |
| 5.1 边界扫描电路的结构 | 第52-53页 |
| 5.2 边界扫描电路的端口定义 | 第53-54页 |
| 5.3 边界扫描电路的设计 | 第54-58页 |
| 5.4 边界扫描电路测试向量的产生 | 第58-59页 |
| 5.5 边界扫描模式下的静态时序分析 | 第59-60页 |
| 5.6 边界扫描加入后的形式验证 | 第60-61页 |
| 第六章 可测试性电路的仿真验证 | 第61-67页 |
| 6.1 扫描链的验证 | 第61-64页 |
| 6.2 存储器内建自测电路的仿真验证 | 第64-66页 |
| 6.3 边界扫描电路的仿真验证 | 第66-67页 |
| 第七章 结束语 | 第67-70页 |
| 7.1 主要工作与创新点 | 第67-68页 |
| 7.2 后续研究工作 | 第68-70页 |
| 参考文献 | 第70-73页 |
| 致谢 | 第73-74页 |
| 攻读硕士学位期间已发表或录用的论文 | 第74-77页 |
| 上海交通大学学位论文答辩决议书 | 第77页 |