| 摘要 | 第4-6页 |
| Abstract | 第6-7页 |
| 第1章 绪论 | 第10-16页 |
| 1.1 研究背景及意义 | 第10-12页 |
| 1.2 国内外研究现状 | 第12-14页 |
| 1.3 本论文的主要工作 | 第14-16页 |
| 第2章 可测性设计的原理及扫描测试功耗分析 | 第16-26页 |
| 2.1 可测性设计的基本概念 | 第16-20页 |
| 2.2 扫描测试技术 | 第20-22页 |
| 2.3 扫描测试功耗分析 | 第22-25页 |
| 2.3.1 扫描测试的高功耗问题 | 第22-24页 |
| 2.3.2 扫描测试功耗计算流程 | 第24-25页 |
| 2.4 本章小节 | 第25-26页 |
| 第3章 降低动态扫描测试功耗的方案 | 第26-42页 |
| 3.1 动态扫描测试功耗来源 | 第26-28页 |
| 3.2 降低动态扫描测试功耗的门控扫描时钟技术 | 第28-32页 |
| 3.2.1 门控扫描时钟技术的实现 | 第28-32页 |
| 3.2.2 门控扫描时钟技术的成本分析 | 第32页 |
| 3.3 降低动态扫描测试功耗的门控组合逻辑技术 | 第32-37页 |
| 3.3.1 门控组合逻辑技术的实现 | 第33-34页 |
| 3.3.2 选取关键路径 | 第34-35页 |
| 3.3.3 识别功耗敏感扫描单元 | 第35-36页 |
| 3.3.4 门控组合逻辑技术的成本分析 | 第36-37页 |
| 3.4 降低动态扫描测试功耗方案的验证结果 | 第37-40页 |
| 3.5 本章小节 | 第40-42页 |
| 第4章 降低静态扫描测试功耗的方案 | 第42-52页 |
| 4.1 静态扫描测试功耗来源 | 第42-44页 |
| 4.2 基于传输门降低静态扫描测试功耗的技术 | 第44-48页 |
| 4.2.1 门控阻隔结构 | 第44-45页 |
| 4.2.2 控制单元 | 第45-46页 |
| 4.2.3 低静态功耗扫描控制 | 第46-47页 |
| 4.2.4 成本分析 | 第47-48页 |
| 4.3 降低静态扫描测试功耗方案的验证结果 | 第48-49页 |
| 4.4 本章小节 | 第49-52页 |
| 第5章 电力线载波通信芯片低功耗扫描测试设计 | 第52-68页 |
| 5.1 芯片简介 | 第52-53页 |
| 5.2 集成电路后端设计流程 | 第53-57页 |
| 5.2.1 逻辑设计 | 第53-54页 |
| 5.2.2 版图设计 | 第54-57页 |
| 5.3 低功耗扫描测试设计流程 | 第57-63页 |
| 5.4 电力线载波通信芯片的低功耗扫描测试设计结果 | 第63-65页 |
| 5.5 本章小节 | 第65-68页 |
| 结论 | 第68-70页 |
| 参考文献 | 第70-74页 |
| 攻读硕士学位期间所发表的学术论文 | 第74-76页 |
| 致谢 | 第76页 |