| 摘要 | 第4-6页 |
| Abstract | 第6-7页 |
| 第1章 绪论 | 第10-17页 |
| 1.1 研究背景与意义 | 第10-11页 |
| 1.2 高性能ESD防护器件国内外研究现状 | 第11-14页 |
| 1.3 本文的研究内容 | 第14-17页 |
| 第2章 ESD防护器件的设计基础 | 第17-24页 |
| 2.1 设计规则 | 第17-18页 |
| 2.2 测试方法 | 第18-22页 |
| 2.2.1 测试模型 | 第18-21页 |
| 2.2.2 TLP测试原理 | 第21-22页 |
| 2.3 TCAD仿真 | 第22-23页 |
| 2.4 本章小结 | 第23-24页 |
| 第3章 CMOS工艺下SCR的ESD设计与研究 | 第24-43页 |
| 3.1 改进型LVTSCR防护器件设计 | 第24-32页 |
| 3.1.1 工作原理 | 第24-26页 |
| 3.1.2 ESD性能分析 | 第26-31页 |
| 3.1.3 实验测试结果与讨论 | 第31-32页 |
| 3.2 华夫饼型小岛式二极管触发SCR器件设计 | 第32-42页 |
| 3.2.1 华夫饼型小岛式二极管触发SCR器件结构及工作原理 | 第33-35页 |
| 3.2.2 ESD性能分析 | 第35-37页 |
| 3.2.3 器件仿真验证 | 第37-40页 |
| 3.2.4 实验测试结果与讨论 | 第40-42页 |
| 3.3 本章小结 | 第42-43页 |
| 第4章 ESD箝位电路(POWER CLAMPS)设计 | 第43-53页 |
| 4.1 CMOS工艺下常用ESD箝位电路分析 | 第43-46页 |
| 4.2 改进型高防护等级ESD箝位电路分析 | 第46-51页 |
| 4.2.1 优化延时电路和改善误触发情况 | 第46-50页 |
| 4.2.2 优化版图布局 | 第50-51页 |
| 4.3 本章小结 | 第51-53页 |
| 第5章 ESD全芯片防护网络设计 | 第53-63页 |
| 5.1 ESD全芯片防护网络介绍 | 第53-55页 |
| 5.2 针对某数据接口芯片I/O端口的高性能ESD防护器件设计 | 第55-60页 |
| 5.2.1 典型LDPMOS-SCR器件 | 第55-56页 |
| 5.2.2 嵌入无沟道型LDPMOS的SCR器件结构及工作原理 | 第56-57页 |
| 5.2.3 嵌入无沟道型LDPMOS的SCR器件的制备和测试分析 | 第57-60页 |
| 5.3 某数据接口芯片防护设计 | 第60-62页 |
| 5.4 本章小结 | 第62-63页 |
| 第6章 展望与总结 | 第63-65页 |
| 6.1 工作总结 | 第63-64页 |
| 6.2 工作创新之处 | 第64页 |
| 6.3 展望 | 第64-65页 |
| 参考文献 | 第65-69页 |
| 致谢 | 第69-70页 |
| 个人简历 | 第70-71页 |
| 在校期间发表学术论文及研究成果 | 第71页 |
