智能平台管理芯片后端设计
| 摘要 | 第5-6页 |
| abstract | 第6页 |
| 第1章 绪论 | 第9-15页 |
| 1.1 本论文研究的目的和意义 | 第9页 |
| 1.2 VLSI设计流程 | 第9-13页 |
| 1.3 本文主要工作 | 第13页 |
| 1.4 论文的结构安排 | 第13-15页 |
| 第2章 SOC芯片的逻辑综合 | 第15-32页 |
| 2.1 逻辑综合的基本流程 | 第15-17页 |
| 2.2 逻辑库和时序路径的延时 | 第17-22页 |
| 2.2.1 逻辑库介绍 | 第17-20页 |
| 2.2.2 时序路径的延时 | 第20-22页 |
| 2.3 设计环境和设计约束 | 第22-29页 |
| 2.3.1 设计环境 | 第22-25页 |
| 2.3.2 设计约束 | 第25-29页 |
| 2.4 SOC芯片的逻辑综合 | 第29-31页 |
| 2.5 小结 | 第31-32页 |
| 第3章 SOC芯片的物理设计 | 第32-64页 |
| 3.1 数据准备 | 第32-34页 |
| 3.2 布局规划 | 第34-47页 |
| 3.2.1 芯片面积设计 | 第35-36页 |
| 3.2.2 电源规划 | 第36-46页 |
| 3.2.3 宏单元布局 | 第46-47页 |
| 3.3 布局 | 第47-50页 |
| 3.4 时钟树综合 | 第50-57页 |
| 3.5 布线 | 第57-63页 |
| 3.5.1 布线拥塞 | 第58-59页 |
| 3.5.2 串扰 | 第59-60页 |
| 3.5.3 天线效应 | 第60-62页 |
| 3.5.4 可制造性设计 | 第62-63页 |
| 3.5.5 布线脚本设置 | 第63页 |
| 3.6 本章小结 | 第63-64页 |
| 第4章 SOC芯片的物理验证 | 第64-69页 |
| 4.1 时序和功耗分析 | 第64-66页 |
| 4.2 设计规则检查 | 第66页 |
| 4.3 LVS检查 | 第66-67页 |
| 4.4 本章小结 | 第67-69页 |
| 结论 | 第69-70页 |
| 参考文献 | 第70-71页 |
| 攻读学位期间发表的论文与研究成果清单 | 第71-72页 |
| 致谢 | 第72页 |
