层次化物理设计中时序预算及优化方法
| 摘要 | 第9-11页 |
| ABSTRACT | 第11-12页 |
| 第一章 绪论 | 第13-19页 |
| 1.1 课题研究背景 | 第13-15页 |
| 1.2 课题相关研究 | 第15页 |
| 1.3 课题来源及意义 | 第15-17页 |
| 1.4 本文组织结构 | 第17-19页 |
| 第二章 层次化内核设计的时序预算 | 第19-37页 |
| 2.1 层次化流程简介 | 第19-21页 |
| 2.2 已有时序预算的方法 | 第21-23页 |
| 2.2.1 边界最短化的时序预算 | 第21-22页 |
| 2.2.2 依据路径逻辑深度的时序预算 | 第22-23页 |
| 2.3 综合考虑距离和逻辑深度的时序预算 | 第23-26页 |
| 2.4 考虑时钟的时序预算 | 第26-30页 |
| 2.5 时序预算对内核设计布局的优化 | 第30-35页 |
| 2.6 本章小结 | 第35-37页 |
| 第三章 内核设计中跨模块时钟路径的优化 | 第37-61页 |
| 3.1 层次化设计中时钟的规划 | 第37-42页 |
| 3.2 考虑片上误差的时序分析 | 第42-45页 |
| 3.3 层次化设计中考虑片上误差的优化方法 | 第45-50页 |
| 3.3.1 增加公共路径占比的时钟规划 | 第46页 |
| 3.3.2 时钟树延时的优化 | 第46-50页 |
| 3.4 设计中跨模块时钟偏差的优化 | 第50-60页 |
| 3.4.1 复用模块间时钟偏差的优化 | 第50-53页 |
| 3.4.2 不同模块间时钟偏差的控制 | 第53-54页 |
| 3.4.3 边界寄存器时钟偏差的优化 | 第54-57页 |
| 3.4.4 硬宏模块时钟偏差的优化 | 第57-58页 |
| 3.4.5 门控单元时钟偏差的优化 | 第58-60页 |
| 3.5 本章总结 | 第60-61页 |
| 第四章 内核设计中跨模块数据路径的优化 | 第61-77页 |
| 4.1 数据路径的简介 | 第61-64页 |
| 4.1.1 Reg2reg路径 | 第61-62页 |
| 4.1.2 In2reg路径 | 第62-63页 |
| 4.1.3 Reg2out路径 | 第63页 |
| 4.1.4 In2out路径 | 第63-64页 |
| 4.2 设计中遇到的跨模块的路径种类以及解决办法 | 第64-74页 |
| 4.2.1 跨模块复位信号的优化 | 第64-66页 |
| 4.2.2 顶层到硬宏模块的优化 | 第66-68页 |
| 4.2.3 输入到寄存器的优化 | 第68-70页 |
| 4.2.4 跨模块寄存器的优化 | 第70页 |
| 4.2.5 存储阵列BANK体数据路径优化 | 第70-73页 |
| 4.2.6 顶层网状优化 | 第73-74页 |
| 4.3 本章总结 | 第74-77页 |
| 第五章 全文总结和未来展望 | 第77-79页 |
| 5.1 全文总结 | 第77-78页 |
| 5.2 未来展望 | 第78-79页 |
| 致谢 | 第79-81页 |
| 参考文献 | 第81-85页 |
| 作者在学期间取得的学术成果 | 第85页 |
