多信道通信SoC验证平台设计
| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第一章 绪论 | 第9-13页 |
| 1.1 课题研究背景 | 第9页 |
| 1.2 LTE 技术简介 | 第9-11页 |
| 1.3 SoC 验证技术简介 | 第11-12页 |
| 1.4 本论文主要工作安排 | 第12-13页 |
| 第二章 SoC 板级验证技术 | 第13-19页 |
| 2.1 板级验证的概念 | 第13-14页 |
| 2.2 板级验证的优点及其局限性 | 第14-15页 |
| 2.3 板级验证需要考虑的因素 | 第15-17页 |
| 2.4 本章小结 | 第17-19页 |
| 第三章 多信道通信 SoC 验证平台总体方案设计 | 第19-27页 |
| 3.1 验证平台关键技术介绍 | 第19-20页 |
| 3.2 验证平台架构方案选择 | 第20-22页 |
| 3.2.1 验证平台拓扑结构 | 第20-21页 |
| 3.2.2 串行总线互连方案选择 | 第21-22页 |
| 3.3 核心处理器选择 | 第22-26页 |
| 3.3.1 FPGA 芯片选择 | 第23-24页 |
| 3.2.2 DSP 芯片选择 | 第24-26页 |
| 3.4 本章小节 | 第26-27页 |
| 第四章 验证平台硬件电路设计 | 第27-49页 |
| 4.1 验证平台整体结构设计 | 第27-28页 |
| 4.2 电源系统设计 | 第28-32页 |
| 4.2.1 FPGA 供电系统 | 第28-30页 |
| 4.2.2 DSP 电源设计 | 第30-32页 |
| 4.3 配置及复位系统 | 第32-39页 |
| 4.3.1 FPGA 配置电路设计 | 第33-36页 |
| 4.3.2 DSP 配置电路设计 | 第36-39页 |
| 4.4 板上时钟网络与存储系统 | 第39-43页 |
| 4.4.1 板上时钟网络设计 | 第39-41页 |
| 4.4.2 存储系统 | 第41-43页 |
| 4.5 互连与 I/O 系统 | 第43-47页 |
| 4.5.1 互连系统设计 | 第43-46页 |
| 4.5.2 I/O 系统设计 | 第46-47页 |
| 4.6 多信道通信 SoC 验证平台性能参数 | 第47-48页 |
| 4.7 本章小结 | 第48-49页 |
| 第五章 验证平台高速外设设计 | 第49-69页 |
| 5.1 DDR3 接口设计 | 第49-55页 |
| 5.1.1 DDR3 技术优势 | 第50-52页 |
| 5.1.2 验证平台 DDR3 接口电路设计 | 第52-54页 |
| 5.1.3 DDR3 接口测试 | 第54-55页 |
| 5.2 验证平台 PCIe 接口设计 | 第55-59页 |
| 5.2.1 PCI Express 技术优势 | 第56-57页 |
| 5.2.2 平台 PCIe 接口设计 | 第57-58页 |
| 5.2.3 PCIe 接口测试 | 第58-59页 |
| 5.3 验证平台 SRIO 接口设计 | 第59-62页 |
| 5.3.1 SRIO 简介 | 第59-60页 |
| 5.3.2 SRIO 接口设计与测试 | 第60-62页 |
| 5.4 信号完整性分析 | 第62-68页 |
| 5.4.1 常见的信号完整性问题及其解决办法 | 第62-64页 |
| 5.4.2 基于信号完整性的高速 PCB 设计 | 第64-67页 |
| 5.4.3 信号眼图测试结果 | 第67-68页 |
| 5.5 本章小结 | 第68-69页 |
| 第六章 总结与展望 | 第69-71页 |
| 致谢 | 第71-73页 |
| 参考文献 | 第73-75页 |
| 作者在读期间的研究成果 | 第75-76页 |
