摘要 | 第3-4页 |
ABSTRACT | 第4-5页 |
1 绪论 | 第9-15页 |
1.1 引言 | 第9页 |
1.2 研究背景及意义 | 第9-10页 |
1.3 研究现状 | 第10-12页 |
1.3.1 简单的帧复制帧频提升方法 | 第10-11页 |
1.3.2 基于帧平均的帧频提升方法 | 第11页 |
1.3.3 基于块匹配运动估计与运动补偿的帧频提升算法 | 第11-12页 |
1.4 本文重点研究内容及内容安排 | 第12-15页 |
2 本文采用帧频提升算法介绍 | 第15-29页 |
2.1 帧频提升算法基本原理 | 第15-16页 |
2.2 传统的帧频提升算法及优缺点 | 第16-18页 |
2.3 本文采用的帧频提升算法 | 第18-28页 |
2.3.1 运动估计算法 | 第18-20页 |
2.3.2 运动矢量校正算法 | 第20-23页 |
2.3.3 运动补偿算法 | 第23-28页 |
2.4 本章小结 | 第28-29页 |
3 系统硬件总体方案设计 | 第29-37页 |
3.1 硬件设计功能需求分析 | 第29页 |
3.2 数字帧频提升的总体设计方案 | 第29-30页 |
3.3 系统流水线的设计 | 第30-33页 |
3.3.1 数字视频基本概念的简介 | 第30-31页 |
3.3.2 帧级流水线设计 | 第31-32页 |
3.3.3 条带级流水线设计 | 第32页 |
3.3.4 宏块级流水线设计 | 第32-33页 |
3.4 开发环境和设计工具 | 第33-35页 |
3.5 本章小结 | 第35-37页 |
4 DDR 控制器的设计与实现 | 第37-65页 |
4.1 DDR SDRAM 简介 | 第37-41页 |
4.2 DDR 控制器模块的功能和结构设计 | 第41-42页 |
4.3 720×1280 系统的 DDR 控制器设计 | 第42-58页 |
4.3.1 系统的帧流水设计 | 第42-43页 |
4.3.2 系统的条带流水设计 | 第43-45页 |
4.3.3 系统的宏块流水设计 | 第45-47页 |
4.3.4 写原始帧和读上屏帧内存地址设计 | 第47-53页 |
4.3.5 读前后帧和写内插帧内存地址设计 | 第53-57页 |
4.3.6 DDR 控制器的功能仿真和结果分析 | 第57-58页 |
4.4 1080×1920 系统的 DDR 控制器设计 | 第58-63页 |
4.4.1 系统的帧流水设计 | 第58页 |
4.4.2 系统的条带流水设计 | 第58-60页 |
4.4.3 系统的宏块流水设计 | 第60-62页 |
4.4.4 写原始帧和读上屏帧内存地址设计 | 第62-63页 |
4.4.5 读前后帧和写内插帧内存地址设计 | 第63页 |
4.5 本章小结 | 第63-65页 |
5 帧频提升算法的设计与实现 | 第65-83页 |
5.1 运动估计模块的设计与实现 | 第65-75页 |
5.1.1 运动估计模块在帧频提升系统中的作用 | 第65页 |
5.1.2 运动估计模块的硬件逻辑设计 | 第65-66页 |
5.1.3 SRAM 部分 | 第66-70页 |
5.1.4 ARRAY 部分 | 第70-75页 |
5.2 运动矢量校正模块的设计与实现 | 第75-78页 |
5.2.1 运动矢量校正模块在帧频提升系统中的作用 | 第75-76页 |
5.2.2 基于中值滤波的运动矢量校正的硬件逻辑设计 | 第76-77页 |
5.2.3 基于取精的运动矢量校正的硬件逻辑设计 | 第77-78页 |
5.3 运动补偿模块的设计与实现 | 第78-81页 |
5.3.1 运动补偿模块在帧频提升系统中的作用 | 第78页 |
5.3.2 运动补偿模块的硬件逻辑设计 | 第78-81页 |
5.4 本章小结 | 第81-83页 |
6 系统的功能测试与整体调试 | 第83-93页 |
6.1 系统硬件测试平台 | 第83-87页 |
6.2 上电设备配置信息 | 第87-88页 |
6.3 验证结果及分析 | 第88-90页 |
6.3.1 实际视觉效果 | 第88-89页 |
6.3.2 硬件资源消耗 | 第89-90页 |
6.3.3 静态时序分析 | 第90页 |
6.4 本章小结 | 第90-93页 |
7 总结和展望 | 第93-95页 |
7.1 工作总结 | 第93页 |
7.2 工作展望 | 第93-95页 |
致谢 | 第95-97页 |
参考文献 | 第97-101页 |
附录 | 第101页 |
A. 作者在攻读学位期间发表的专利和论文 | 第101页 |
B. 作者在攻读学位期间参与的科研项目 | 第101页 |