| 致谢 | 第4-6页 |
| 摘要 | 第6-7页 |
| Abstract | 第7页 |
| 目录 | 第9-11页 |
| 图目录 | 第11-13页 |
| 表目录 | 第13-14页 |
| 第一章 绪论 | 第14-22页 |
| 1.1 集成电路发展的概述 | 第14-15页 |
| 1.2 集成电路制造工艺流程 | 第15-17页 |
| 1.3 集成电路的成品率问题 | 第17-18页 |
| 1.4 测试芯片的简述 | 第18-20页 |
| 1.4.1 测试芯片的作用 | 第18-19页 |
| 1.4.2 测试芯片的应用 | 第19-20页 |
| 1.4.3 测试芯片测量与数据分析 | 第20页 |
| 1.5 论文研究内容和创新点 | 第20-21页 |
| 1.6 论文结构 | 第21-22页 |
| 第二章 可寻址测试芯片的设计方法 | 第22-34页 |
| 2.1 可寻址测试芯片的研究现状 | 第22-26页 |
| 2.2 可寻址测试芯片的设计思路 | 第26-30页 |
| 2.2.1 模拟测量技术 | 第26-28页 |
| 2.2.2 开关电路的选择 | 第28-30页 |
| 2.3 可寻址测试芯片的设计方案 | 第30-33页 |
| 2.3.1 大型可寻址测试芯片的设计方案 | 第31-32页 |
| 2.3.2 放置在划片槽的可寻址测试芯片的设计方案 | 第32-33页 |
| 2.4 本章小结 | 第33-34页 |
| 第三章 专用于SRAM失配特性的测试结构设计 | 第34-46页 |
| 3.1 CMOS SRAM单元的设计及其工作原理 | 第34-38页 |
| 3.1.1 SRAM单元的读取 | 第35-37页 |
| 3.1.2 SRAM单元的写入 | 第37-38页 |
| 3.2 晶体管的失配特性 | 第38-39页 |
| 3.3 专用于SRAM失配特性测量的测试结构的设计原理 | 第39-40页 |
| 3.4 专用于SRAM失配特性测量的测试结构的版图设计 | 第40-45页 |
| 3.4.1 PD晶体管对测试结构的版图设计 | 第41-43页 |
| 3.4.2 PG晶体管对测试结构的版图设计 | 第43-44页 |
| 3.4.3 PU晶体管对测试结构的版图设计 | 第44-45页 |
| 3.5 本章小结 | 第45-46页 |
| 第四章 专用于SRAM失配特性的可寻址测试芯片设计 | 第46-61页 |
| 4.1 引言 | 第46-47页 |
| 4.2 专用于SRAM失配特性的可寻址测试芯片设计方案 | 第47-52页 |
| 4.3 专用于SRAM失配特性的可寻址测试芯片的测量方案 | 第52-54页 |
| 4.3.1 饱和状态下漏极和源极间电流Idsat的测量 | 第52-53页 |
| 4.3.2 亚阈值电流Ioff的测量 | 第53-54页 |
| 4.3.3 饱和状态下的阈值电压Vtsat的测量 | 第54页 |
| 4.3.4 线性状态下的阈值电压Vtlin的测量 | 第54页 |
| 4.4 专用于SRAM失配特性的可寻址测试芯片的实现与实验结果分析 | 第54-60页 |
| 4.5 本章小结 | 第60-61页 |
| 第五章 总结 | 第61-63页 |
| 参考文献 | 第63-69页 |
| 作者简历以及在学期间所取得的科研成果 | 第69页 |
