用于CCD信号处理器的低抖动快速锁定可编程多相位时钟电路
| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-11页 |
| ·研究背景 | 第7页 |
| ·多相位时钟电路的研究现状与趋势 | 第7-9页 |
| ·论文的结构 | 第9-11页 |
| 第二章 CCD 和 DLL 基础理论 | 第11-29页 |
| ·CCD 基础理论 | 第11-14页 |
| ·CCD 工作原理 | 第11-12页 |
| ·CCD 时序驱动信号分析 | 第12-14页 |
| ·DLL 系统分析 | 第14-18页 |
| ·DLL 的工作原理 | 第14-15页 |
| ·DLL 的小信号模型分析 | 第15-16页 |
| ·DLL 的锁定范围 | 第16页 |
| ·DLL 系统压控延迟线抖动 Z 域分析 | 第16-18页 |
| ·DLL 重要模块介绍 | 第18-25页 |
| ·鉴相器 | 第18-20页 |
| ·电荷泵 | 第20-23页 |
| ·环路滤波器 | 第23-24页 |
| ·压控延迟线 | 第24-25页 |
| ·延迟单元噪声与时钟抖动的分析 | 第25-28页 |
| ·本章小结 | 第28-29页 |
| 第三章 多相位时钟整体电路设计 | 第29-49页 |
| ·多相位时钟整体电路结构 | 第29页 |
| ·DLL 核电路设计 | 第29-45页 |
| ·启动控制电路设计 | 第29-30页 |
| ·鉴相器电路设计 | 第30-33页 |
| ·粗调电路设计 | 第33-34页 |
| ·电荷泵电路设计 | 第34-39页 |
| ·低抖动延迟单元电路设计 | 第39-43页 |
| ·差分转单端变换器电路设计 | 第43-45页 |
| ·边沿组合电路 | 第45-48页 |
| ·多路选择器 | 第46-47页 |
| ·相位组合器 | 第47-48页 |
| ·本章小结 | 第48-49页 |
| 第四章 整体电路性能仿真和版图实现 | 第49-61页 |
| ·整体电路性能仿真 | 第49-54页 |
| ·DLL 核电路性能仿真 | 第49-51页 |
| ·边沿组合电路功能验证 | 第51-52页 |
| ·多相位时钟抖动特性仿真 | 第52-54页 |
| ·版图实现 | 第54-59页 |
| ·版图设计技术 | 第54-57页 |
| ·本文多相位时钟电路的版图布局 | 第57-59页 |
| ·本章小结 | 第59-61页 |
| 第五章 总结与展望 | 第61-63页 |
| 致谢 | 第63-65页 |
| 参考文献 | 第65-68页 |
