深亚微米CMOS集成电路静电保护结构设计研究
| 摘要 | 第1-11页 |
| ABSTRACT | 第11-12页 |
| 第一章 绪论 | 第12-15页 |
| §1.1 课题的提出 | 第12-13页 |
| §1.2 国内外相关研究 | 第13页 |
| §1.3 课题主要工作 | 第13-14页 |
| §1.4 本文的结构 | 第14-15页 |
| 第二章 静电保护的研究 | 第15-32页 |
| §2.1 静电放电研究 | 第16-20页 |
| §2.1.1 静电放电概念 | 第16页 |
| §2.1.2 ESD失效模式 | 第16-17页 |
| §2.1.3 静电放电模型 | 第17-20页 |
| §2.2 常用器件ESD特性 | 第20-25页 |
| §2.2.1 电阻 | 第20-21页 |
| §2.2.2 二极管 | 第21-22页 |
| §2.2.3 晶体管 | 第22-23页 |
| §2.2.4 MOS管 | 第23-24页 |
| §2.2.5 可控硅SCR | 第24-25页 |
| §2.3 器件回扫特性的研究 | 第25-31页 |
| §2.3.1 研究的必要性 | 第25-26页 |
| §2.3.2 NMOS回扫特性的物理模型 | 第26-27页 |
| §2.3.3 理论推算 | 第27-28页 |
| §2.3.4 影响回扫特性的几个因素 | 第28-30页 |
| §2.3.5 设计要考虑的几个参数 | 第30-31页 |
| §2.4 本章小结 | 第31-32页 |
| 第三章 静电保护电路设计 | 第32-48页 |
| §3.1 静电保护技术 | 第32-36页 |
| §3.1.1 传统保护措施 | 第32-34页 |
| §3.1.2 栅耦合技术 | 第34-36页 |
| §3.1.4 新型ESD保护电路 | 第36页 |
| §3.2 保护电路设计 | 第36-47页 |
| §3.2.1 输入保护 | 第36-42页 |
| §3.2.2 输出保护 | 第42-45页 |
| §3.2.3 VDD-GND保护 | 第45-47页 |
| §3.3 本章小结 | 第47-48页 |
| 第四章 芯片级ESD保护电路设计 | 第48-55页 |
| §4.1 全芯片ESD保护电路设计 | 第48-50页 |
| §4.2 IC总体设计优化 | 第50-54页 |
| §4.2.1 多电压IC的异常内部损坏 | 第50-51页 |
| §4.2.2 多电压IC结构优化 | 第51-53页 |
| §4.2.3 多电压IC的抗噪优化设计 | 第53-54页 |
| §4.3 本章小结 | 第54-55页 |
| 第五章 设计实例 | 第55-63页 |
| §5.1 工艺的相关性及其设计策略 | 第55-58页 |
| §5.1.1 掺杂浓度的影响 | 第55页 |
| §5.1.2 LDD工艺的影响 | 第55-56页 |
| §5.1.3 栅氧化层的影响 | 第56-57页 |
| §5.1.4 孔和硅化物工艺的影响 | 第57-58页 |
| §5.2 0.25μm芯片X的ESD保护电路设计 | 第58-60页 |
| §5.3 0.18μm芯片Y的ESD保护电路设计 | 第60-62页 |
| §5.4 本章小结 | 第62-63页 |
| 第六章 静电放电保护电路测试 | 第63-68页 |
| §6.1 静电放电测试组合 | 第63-64页 |
| §6.1.1 I/O引脚的静电放电测试 | 第63页 |
| §6.1.2 Pin-to-Pin的静电放电测试 | 第63-64页 |
| §6.1.3 VDD-Lo-VSS的静电放电测试 | 第64页 |
| §6.2 静电放电测试方式 | 第64-65页 |
| §6.3 静电放电故障判断 | 第65页 |
| §6.4 静电放电测试结果的判读 | 第65-66页 |
| §6.5 静电放电保护电路测试结果 | 第66-67页 |
| §6.6 本章小结 | 第67-68页 |
| 第七章 结束语 | 第68-69页 |
| §7.1 本文的工作总结 | 第68页 |
| §7.2 工作展望 | 第68-69页 |
| 致谢 | 第69-70页 |
| 参考文献 | 第70-72页 |
| 作者在学期间取得的学术成果 | 第72页 |
