FinFET电路设计
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 引言 | 第9-10页 |
| 1 绪论 | 第10-12页 |
| 1.1 研究背景 | 第10页 |
| 1.2 研究意义 | 第10-11页 |
| 1.3 研究内容和论文结构 | 第11-12页 |
| 2 器件及低功耗电路设计介绍 | 第12-19页 |
| 2.1 器件类型介绍 | 第12-15页 |
| 2.1.1 传统CMOS晶体管 | 第12-13页 |
| 2.1.2 新型FinFET晶体管 | 第13-14页 |
| 2.1.3 器件电压传输特性比较 | 第14-15页 |
| 2.2 超阈值电路介绍 | 第15-18页 |
| 2.2.1 功耗形成原因 | 第15页 |
| 2.2.2 低功耗技术介绍 | 第15-17页 |
| 2.2.3 超阈值电路介绍 | 第17-18页 |
| 2.3 本章小结 | 第18-19页 |
| 3 FinFET反相器电路性能研究 | 第19-26页 |
| 3.1 FinFET反相器电路仿真测试 | 第19-24页 |
| 3.2 FinFET反相器参数偏差 | 第24-25页 |
| 3.3 本章小结 | 第25-26页 |
| 4 FinFET逻辑电路性能研究 | 第26-36页 |
| 4.1 逻辑电路类型 | 第26-29页 |
| 4.1.1 静态互补逻辑结构 | 第26-27页 |
| 4.1.2 DCVSL逻辑结构 | 第27-28页 |
| 4.1.3 PTL逻辑结构 | 第28-29页 |
| 4.1.4 TG逻辑结构 | 第29页 |
| 4.2 电路性能测试 | 第29-35页 |
| 4.2.1 测试模型搭建 | 第29-30页 |
| 4.2.2 性能对比分析 | 第30-35页 |
| 4.3 本章小结 | 第35-36页 |
| 5 FinFET加法器电路性能分析 | 第36-48页 |
| 5.1 加法器门级结构 | 第36页 |
| 5.2 全加器定义 | 第36-37页 |
| 5.3 加法器电路结构 | 第37-40页 |
| 5.3.1 静态互补结构全加器 | 第38页 |
| 5.3.2 DCVSL结构 | 第38-39页 |
| 5.3.3 PTL结构 | 第39-40页 |
| 5.3.4 TG结构 | 第40页 |
| 5.4 加法器性能测试 | 第40-47页 |
| 5.4.1 测试模型 | 第41-43页 |
| 5.4.2 最大工作频率 | 第43页 |
| 5.4.3 传播延时 | 第43-44页 |
| 5.4.4 开关能耗 | 第44-45页 |
| 5.4.5 全加器EDP | 第45-46页 |
| 5.4.6 参数偏差 | 第46-47页 |
| 5.5 本章小结 | 第47-48页 |
| 6 新型时序电路设计 | 第48-57页 |
| 6.1 FinFET触发器分类 | 第48-49页 |
| 6.1.1 主从结构触发器 | 第48页 |
| 6.1.2 脉冲式结构触发器 | 第48-49页 |
| 6.2 FinFET触发器电路结构 | 第49-52页 |
| 6.2.1 传输门主从触发器 | 第49-50页 |
| 6.2.2 C~2MOS主从触发器 | 第50-51页 |
| 6.2.3 新型主从触发器 | 第51-52页 |
| 6.3 性能分析 | 第52-56页 |
| 6.3.1 测试平台 | 第52页 |
| 6.3.2 建立时间 | 第52-53页 |
| 6.3.3 传播延时、最高工作频率 | 第53-54页 |
| 6.3.4 开关能耗 | 第54-55页 |
| 6.3.5 EDP | 第55-56页 |
| 6.4 本章小结 | 第56-57页 |
| 7 总结 | 第57-58页 |
| 参考文献 | 第58-61页 |
| 致谢 | 第61-62页 |
| 附件 | 第62页 |
