超深亚微米工艺下时钟网格的研究与设计
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 目录 | 第6-8页 |
| 第1章 绪论 | 第8-14页 |
| 1.1 课题背景 | 第8-11页 |
| 1.1.1 集成电路的发展 | 第8-9页 |
| 1.1.2 时钟网络设计的挑战 | 第9-11页 |
| 1.2 研究意义 | 第11-12页 |
| 1.3 时钟网格国内外研究现状 | 第12-13页 |
| 1.4 本文的工作及结构 | 第13-14页 |
| 第2章 时钟网格综合理论基础 | 第14-26页 |
| 2.1 时钟 | 第14-15页 |
| 2.2 时钟综合 | 第15-19页 |
| 2.2.1 时钟综合 | 第15-16页 |
| 2.2.2 时钟综合目标 | 第16-19页 |
| 2.3 时钟分布结构 | 第19-22页 |
| 2.3.1 树型结构 | 第19-21页 |
| 2.3.2 网状结构 | 第21页 |
| 2.3.3 混合时钟结构 | 第21-22页 |
| 2.4 时钟网格 | 第22-25页 |
| 2.4.1 时钟网格的性能来源 | 第23-24页 |
| 2.4.2 时钟网格设计的问题 | 第24-25页 |
| 2.5 本章小结 | 第25-26页 |
| 第3章 时钟网格设计流程 | 第26-42页 |
| 3.1 物理设计流程 | 第26-28页 |
| 3.2 时钟网格设计流程 | 第28-34页 |
| 3.2.1 时钟门控预处理 | 第29-31页 |
| 3.2.2 时钟分割 | 第31页 |
| 3.2.3 构建全局网格 | 第31-32页 |
| 3.2.4 插入网格驱动器 | 第32-33页 |
| 3.2.5 局部树绕线 | 第33页 |
| 3.2.6 快速时钟网格时序分析 | 第33页 |
| 3.2.7 预驱动树综合 | 第33页 |
| 3.2.8 整体时钟绕线 | 第33-34页 |
| 3.2.9 时钟网格分析 | 第34页 |
| 3.3 时钟网格设计要点 | 第34-41页 |
| 3.3.1 全局网格规划 | 第34-37页 |
| 3.3.2 网格驱动器尺寸选择及位置调整 | 第37-38页 |
| 3.3.3 时钟网格时序分析 | 第38-41页 |
| 3.4 本章小结 | 第41-42页 |
| 第4章 65nm 工艺下时钟网格的设计 | 第42-58页 |
| 4.1 物理设计需求分析 | 第42页 |
| 4.2 物理设计规划 | 第42-44页 |
| 4.2.1 整体规划 | 第42-43页 |
| 4.2.2 时钟分布结构规划 | 第43-44页 |
| 4.3 IP 单元的时钟网格设计 | 第44-53页 |
| 4.3.1 全局网格的构建与优化 | 第45-49页 |
| 4.3.2 网格驱动器布局 | 第49-51页 |
| 4.3.3 预驱动树的构建 | 第51-53页 |
| 4.4 时钟网格与时钟树综合结果分析 | 第53-56页 |
| 4.5 时钟网格设计实例流程总结 | 第56-57页 |
| 4.6 本章小结 | 第57-58页 |
| 结论 | 第58-60页 |
| 参考文献 | 第60-62页 |
| 攻读硕士学位期间所发表的学术论文 | 第62-64页 |
| 致谢 | 第64页 |
