CMOS电路低功耗设计与优化研究
| 致谢 | 第5-6页 |
| 摘要 | 第6-7页 |
| ABSTRACT | 第7页 |
| 目录 | 第8-10页 |
| 图目录 | 第10-12页 |
| 表目录 | 第12-13页 |
| 第1章 绪论 | 第13-15页 |
| 1.1 引言 | 第13-14页 |
| 1.2 本文结构 | 第14-15页 |
| 第2章 CMOS电路功耗 | 第15-26页 |
| 2.1 功耗问题和低功耗研究意义 | 第15-19页 |
| 2.1.1 限制集成电路的性能 | 第16-17页 |
| 2.1.2 提高芯片制造成本 | 第17-18页 |
| 2.1.4 限制移动设备应用 | 第18-19页 |
| 2.2 CMOS电路的功耗来源 | 第19-26页 |
| 2.2.1 静态功耗 | 第19-22页 |
| 2.2.2 动态功耗 | 第22-26页 |
| 第3章 低功耗设计技术 | 第26-37页 |
| 3.1 不同层次的低功耗优化 | 第26-28页 |
| 3.1.1 系统层次和行为(算法)功耗优化 | 第26页 |
| 3.1.2 结构层次功耗优化 | 第26-27页 |
| 3.1.3 逻辑层次功耗优化 | 第27页 |
| 3.1.4 物理级低功耗优化 | 第27-28页 |
| 3.2 比较常见的低功耗优化技术 | 第28-37页 |
| 3.2.1 门控时钟技术 | 第28-30页 |
| 3.2.2 多电源电压技术 | 第30-31页 |
| 3.2.3 门控电源技术 | 第31-33页 |
| 3.2.4 动态电压与频率调节 | 第33页 |
| 3.2.5 衬底电压偏置技术 | 第33-35页 |
| 3.2.6 P型逻辑结构 | 第35-37页 |
| 第4章 双阈值低功耗设计 | 第37-51页 |
| 4.1 双阈值电压优化技术 | 第37-38页 |
| 4.2 MOS管器件延时 | 第38-39页 |
| 4.3 关键路径建模 | 第39-40页 |
| 4.4 双闽值电压优化技术的实现 | 第40-47页 |
| 4.5 实验与结果分析 | 第47-51页 |
| 4.5.1 后端实现 | 第47-48页 |
| 4.5.2 实验验证 | 第48-50页 |
| 4.5.3 实验结论 | 第50-51页 |
| 第5章 双阈值CMOS电路单元设计 | 第51-66页 |
| 5.1 标准单元双阈值电压优化技术 | 第51-54页 |
| 5.1.1 双阈值优化技术原理 | 第51-53页 |
| 5.1.2 高阈值MOS管的尺寸大小的选取 | 第53-54页 |
| 5.2 双阈值CMOS电路单元设计 | 第54-56页 |
| 5.3 双阈值低功耗D触发器设计 | 第56-66页 |
| 5.3.1 双阈值单边沿脉冲触发器设计 | 第57-59页 |
| 5.3.2 双阈值双边沿脉冲触发器设计 | 第59-62页 |
| 5.3.3 实验模拟和结果分析 | 第62-66页 |
| 第6章 总结和展望 | 第66-67页 |
| 参考文献 | 第67-73页 |
| 作者在校期间取得的科研成果 | 第73页 |
