数字集成电路测试压缩方法研究
| 摘要 | 第1-7页 |
| Abstract | 第7-11页 |
| 第1章 绪论 | 第11-21页 |
| ·集成电路测试研究的目的与意义 | 第11-12页 |
| ·集成电路测试分类 | 第12-14页 |
| ·根据测试的目的分类 | 第12页 |
| ·根据生成测试集时所使用的依据分类 | 第12-13页 |
| ·其他测试分类方法 | 第13-14页 |
| ·集成电路测试经济学 | 第14-15页 |
| ·DFT(可测性设计)对芯片面积的开销 | 第14页 |
| ·DFT对性能的影响 | 第14-15页 |
| ·DFT对成品率的影响 | 第15页 |
| ·DFT对芯片上市时间的影响 | 第15页 |
| ·DFT的常用方法 | 第15-20页 |
| ·扫描测试 | 第16页 |
| ·功能点测试 | 第16-17页 |
| ·边缘扫描测试技术 | 第17-18页 |
| ·内建自测试技术BIST | 第18-20页 |
| ·外建自测试技术BOST | 第20页 |
| ·本文的主要内容安排 | 第20-21页 |
| 第2章 数字集成电路测试压缩方法 | 第21-31页 |
| ·数字集成电路测试的研究现状 | 第21-28页 |
| ·数字集成电路测试方法 | 第22-24页 |
| ·通路故障诊断方法 | 第24-27页 |
| ·最小化尖峰功耗的测试 | 第27-28页 |
| ·测试集的压缩方法 | 第28-29页 |
| ·测试集的静态压缩 | 第28页 |
| ·测试集的动态压缩 | 第28页 |
| ·插入测试点的测试压缩 | 第28-29页 |
| ·多扫描设计的测试激励压缩方法 | 第29页 |
| ·本章小结 | 第29-31页 |
| 第3章 全方位的多扫描电路的测试压缩设计 | 第31-48页 |
| ·近年来主要的测试数据压缩方案 | 第31-39页 |
| ·经典的测试编码策略回顾 | 第32-35页 |
| ·基于扇出压缩的压缩方法 | 第35-36页 |
| ·加速压缩率的测试压缩整合器 | 第36-38页 |
| ·独立于测试码和设计的种子压缩算法 | 第38-39页 |
| ·基于扫描链隐藏的测试激励压缩方法 | 第39-41页 |
| ·基于X-压缩的测试响应数据压缩方法 | 第41-42页 |
| ·全方位的多扫描结构的测试压缩方法 | 第42-47页 |
| ·涉及的相关概念 | 第42-44页 |
| ·扩展的扫描树的配置 | 第44-45页 |
| ·扩展扫描树的算法实现 | 第45-46页 |
| ·实验结果分析 | 第46-47页 |
| ·本章小结 | 第47-48页 |
| 第4章 SoC测试压缩方法 | 第48-57页 |
| ·SoC测试复杂性 | 第48-50页 |
| ·SoC芯片测试的特点 | 第50页 |
| ·SoC测试的基本要求 | 第50-51页 |
| ·测试数据压缩方法分类 | 第51-52页 |
| ·全方位的测试压缩方法在IP核测试压缩中的应用 | 第52-56页 |
| ·近年来提出的IP核测试压缩方法 | 第52-55页 |
| ·全方位测试压缩方法在IP核测试压缩中的应用 | 第55-56页 |
| ·本章小结 | 第56-57页 |
| 结论 | 第57-58页 |
| 参考文献 | 第58-62页 |
| 攻读硕士学位期间发表的论文和取得的科研成果 | 第62-63页 |
| 致谢 | 第63页 |
