| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-13页 |
| ·论文的背景 | 第7-8页 |
| ·研究的意义 | 第8页 |
| ·国内外研究现状 | 第8-11页 |
| ·本文主要工作 | 第11页 |
| ·本文的结构 | 第11-12页 |
| ·设计方法简介 | 第12-13页 |
| 第二章 FPGA 的基本原理与基本构架 | 第13-23页 |
| ·FPGA 简介 | 第13-14页 |
| ·基于SRAM 技术的FPGA 的结构 | 第14-22页 |
| ·可编程阵列 | 第15-16页 |
| ·可配置逻辑模块 | 第16-18页 |
| ·专用可配置存储器 | 第18页 |
| ·输入输出模块 | 第18-20页 |
| ·布线资源 | 第20页 |
| ·时钟网络 | 第20-22页 |
| ·小结 | 第22-23页 |
| 第三章 锁相环与延迟锁相环 | 第23-35页 |
| ·PLL 的工作原理和基本结构 | 第23-25页 |
| ·PLL 的各组成结构与数学模型 | 第25-31页 |
| ·鉴相器 | 第25-27页 |
| ·环路滤波器 | 第27-29页 |
| ·压控振荡器 | 第29-31页 |
| ·PLL 的数学模型 | 第31页 |
| ·延迟锁相环原理 | 第31-32页 |
| ·延迟锁相环的基本结构 | 第32-34页 |
| ·小结 | 第34-35页 |
| 第四章 数字延迟锁相环设计 | 第35-51页 |
| ·项目中的数字延迟锁相环 | 第35页 |
| ·数字延迟锁相环的结构框图与原理 | 第35-38页 |
| ·DLL 的工作原理与基本框图 | 第35-36页 |
| ·全数字延迟锁相环的结构和工作原理 | 第36-38页 |
| ·各功能模块电路的实现 | 第38-48页 |
| ·鉴相器 | 第38-39页 |
| ·可变延迟线 | 第39-41页 |
| ·时钟移相器 | 第41页 |
| ·输出选择器 | 第41-45页 |
| ·控制电路设计 | 第45-48页 |
| ·本论文中的低功耗设计——基于LDO 的可变延迟线 | 第48-50页 |
| ·小结 | 第50-51页 |
| 第五章 DLL 在FPGA 系统中的仿真 | 第51-63页 |
| ·采用的仿真方法 | 第51-54页 |
| ·对鉴相器的仿真 | 第51-52页 |
| ·对控制器部分的仿真 | 第52-53页 |
| ·对可变延时模块的仿真 | 第53页 |
| ·全数字延迟锁相环的仿真 | 第53-54页 |
| ·FPGA 仿真平台的搭建 | 第54-58页 |
| ·FPGA 仿真平台搭建原理 | 第54-55页 |
| ·FPGA 的下载配置方式 | 第55-56页 |
| ·基于SelectMap 下载模式的FPGA 仿真平台搭建 | 第56-58页 |
| ·DLL 的功能仿真 | 第58-62页 |
| ·小结 | 第62-63页 |
| 第六章 总结与展望 | 第63-65页 |
| 致谢 | 第65-66页 |
| 参考文献 | 第66-68页 |
| 附录A | 第68-72页 |