基于65nm工艺的FPGA内嵌3MHz-450MHz可配置电荷泵锁相环设计研究
| 摘要 | 第2-3页 |
| Abstract | 第3-4页 |
| 1 绪论 | 第8-17页 |
| 1.1 课题来源与研究背景 | 第8-10页 |
| 1.1.1 课题来源 | 第8页 |
| 1.1.2 研究背景 | 第8-9页 |
| 1.1.3 选题意义与设计目标 | 第9-10页 |
| 1.2 国内外研究状况 | 第10-15页 |
| 1.2.1 FPGA概述及国内外研究现状 | 第10-12页 |
| 1.2.2 锁相环概述及国内外研究现状 | 第12-15页 |
| 1.3 研究内容与创新点 | 第15-16页 |
| 1.4 论文安排 | 第16-17页 |
| 2 电荷泵锁相环的工作原理和建模分析 | 第17-31页 |
| 2.1 电荷泵锁相环的基本结构 | 第17-18页 |
| 2.2 电荷泵锁相环的s域建模分析 | 第18-24页 |
| 2.3 电荷泵锁相环的噪声分析 | 第24-30页 |
| 2.3.1 相位噪声 | 第24-26页 |
| 2.3.2 时域抖动 | 第26页 |
| 2.3.3 振荡器的相位噪声模型 | 第26-28页 |
| 2.3.4 电荷泵锁相环中噪声的传输特性 | 第28-30页 |
| 2.4 本章小结 | 第30-31页 |
| 3 电荷泵锁相环的基本模块 | 第31-47页 |
| 3.1 鉴相器 | 第31-37页 |
| 3.1.1 乘法器型鉴相器 | 第31-32页 |
| 3.1.2 异或门型鉴相器 | 第32-33页 |
| 3.1.3 JK触发器型鉴相器 | 第33-34页 |
| 3.1.4 鉴频鉴相器(PFD) | 第34-37页 |
| 3.2 电荷泵(CP) | 第37-40页 |
| 3.3 环路滤波器(LF) | 第40-41页 |
| 3.4 压控振荡器(VCO) | 第41-44页 |
| 3.5 分频器 | 第44-46页 |
| 3.6 本章小结 | 第46-47页 |
| 4 电荷泵锁相环数字电路模块设计 | 第47-57页 |
| 4.1 可配置鉴频鉴相器设计 | 第47-49页 |
| 4.2 可配置数字分频器设计 | 第49-51页 |
| 4.3 可配置锁定检测电路设计 | 第51-54页 |
| 4.4 动态重配置功能设计 | 第54-56页 |
| 4.5 本章小结 | 第56-57页 |
| 5 电荷泵锁相环模拟电路模块设计 | 第57-68页 |
| 5.1 可配置电荷泵设计 | 第57-59页 |
| 5.2 压控振荡器设计 | 第59-63页 |
| 5.3 可配置环路滤波器设计 | 第63-65页 |
| 5.4 低压差线性稳压器(LDO)设计 | 第65-67页 |
| 5.5 本章小结 | 第67-68页 |
| 6 版图实现和仿真分析 | 第68-95页 |
| 6.1 电荷泵锁相环版图设计 | 第68-69页 |
| 6.2 电荷泵锁相环各子模块的仿真分析 | 第69-82页 |
| 6.2.1 鉴频鉴相器的仿真 | 第69-72页 |
| 6.2.2 电荷泵的仿真 | 第72-74页 |
| 6.2.3 压控振荡器的仿真 | 第74-76页 |
| 6.2.4 分频器的仿真 | 第76-77页 |
| 6.2.5 LDO的仿真 | 第77-81页 |
| 6.2.6 锁定检测电路的仿真 | 第81-82页 |
| 6.3 锁相环整体后仿真 | 第82-94页 |
| 6.4 本章小结 | 第94-95页 |
| 7 板级测试 | 第95-105页 |
| 7.1 测试环境 | 第95-96页 |
| 7.2 测试结果 | 第96-104页 |
| 7.2.1 多路时钟输出算例的测试结果 | 第96-97页 |
| 7.2.2 低频算例的测试结果 | 第97-99页 |
| 7.2.3 高频算例的测试结果 | 第99-102页 |
| 7.2.4 最大时钟抖动的测试结果 | 第102-103页 |
| 7.2.5 测试结果与预设指标的对比 | 第103-104页 |
| 7.3 本章小结 | 第104-105页 |
| 结论 | 第105-107页 |
| 参考文献 | 第107-112页 |
| 攻读硕士学位期间发表学术论文情况 | 第112-113页 |
| 致谢 | 第113-116页 |
