三维芯片测试成本优化研究
| 致谢 | 第7-8页 |
| 摘要 | 第8-9页 |
| ABSTRACT | 第9-10页 |
| 第一章 绪论 | 第15-23页 |
| 1.1 研究背景及意义 | 第15-17页 |
| 1.2 三维芯片测试的主要问题与挑战 | 第17-18页 |
| 1.2.1 三维芯片测试 | 第17-18页 |
| 1.2.2 三维芯片测试资源与成本 | 第18页 |
| 1.3 三维芯片测试研究 | 第18-20页 |
| 1.3.1 研究现状 | 第18-20页 |
| 1.3.2 研究难点与目前局限性 | 第20页 |
| 1.4 本文主要工作和创新点 | 第20-21页 |
| 1.4.1 三维芯片绑定后测试成本优化 | 第20-21页 |
| 1.4.2 三维芯片绑定中测试成本优化 | 第21页 |
| 1.5 课题来源与本文的组织结构 | 第21-23页 |
| 第二章 三维芯片技术及其可测性 | 第23-30页 |
| 2.1 三维芯片工艺技术 | 第23-26页 |
| 2.1.1 三维集成技术 | 第23页 |
| 2.1.2 三维芯片互连技术 | 第23-24页 |
| 2.1.3 三维芯片堆叠技术 | 第24-25页 |
| 2.1.4 三维芯片TSV制造技术 | 第25页 |
| 2.1.5 芯片结构类型 | 第25-26页 |
| 2.2 三维芯片测试架构 | 第26-28页 |
| 2.3 三维芯片测试 | 第28-29页 |
| 2.4 本章小结 | 第29-30页 |
| 第三章 三维芯片测试及其成本模型 | 第30-36页 |
| 3.1 三维芯片良率问题 | 第30页 |
| 3.2 三维芯片测试流程 | 第30-31页 |
| 3.2.1 三维芯片绑定前测试 | 第30-31页 |
| 3.2.2 三维芯片绑定中测试 | 第31页 |
| 3.2.3 三维芯片绑定后测试 | 第31页 |
| 3.3 测试成本建模 | 第31-35页 |
| 3.3.1 芯片良率模型 | 第31-32页 |
| 3.3.2 测试问题模型 | 第32-34页 |
| 3.3.3 测试成本模型 | 第34-35页 |
| 3.4 本章小结 | 第35-36页 |
| 第四章 基于TSV绑定后三维芯片测试成本优化 | 第36-48页 |
| 4.1 研究动机与主要贡献 | 第36-37页 |
| 4.2 测试成本优化问题模型 | 第37-39页 |
| 4.2.1 测试问题描述 | 第37-38页 |
| 4.2.2 绑定后测试成本优化策略 | 第38-39页 |
| 4.3 绑定后测试成本优化方案 | 第39-42页 |
| 4.4 实验与结果分析 | 第42-46页 |
| 4.4.1 实验设置 | 第42-43页 |
| 4.4.2 实验结果分析 | 第43-46页 |
| 4.5 本章小结 | 第46-48页 |
| 第五章 基于TSV绑定中测试成本优化 | 第48-57页 |
| 5.1 研究动机与主要贡献 | 第48-49页 |
| 5.2 优化问题的描述 | 第49页 |
| 5.3 绑定中测试成本优化算法 | 第49-53页 |
| 5.4 实验与结果分析 | 第53-56页 |
| 5.4.1 实验设置 | 第53-54页 |
| 5.4.2 实验结果分析 | 第54-56页 |
| 5.5 本章小结 | 第56-57页 |
| 第六章 总结与展望 | 第57-59页 |
| 6.1 本文工作总结 | 第57-58页 |
| 6.2 未来工作展望 | 第58-59页 |
| 参考文献 | 第59-64页 |
| 攻读硕士学位期间的学术活动及成果情况 | 第64-65页 |
