基于51核的SOC物理设计与验证
| 摘要 | 第1-9页 |
| ABSTRACT | 第9-10页 |
| 符号说明 | 第10-11页 |
| 第一章 绪论 | 第11-16页 |
| ·SOC的发展 | 第11页 |
| ·大规模数字集成电路设计流程 | 第11-13页 |
| ·ASIC物理设计 | 第13-15页 |
| ·本文课题研究的主要内容和论文结构 | 第15-16页 |
| 第二章 Astro+PT简介 | 第16-19页 |
| ·Astro的简介 | 第16-18页 |
| ·Astro设计方法 | 第16-17页 |
| ·Astro后端设计流程 | 第17-18页 |
| ·PrimeTime的简介 | 第18-19页 |
| 第三章 集成电路版图设计中的时序及优化 | 第19-25页 |
| ·延时模型 | 第19-22页 |
| ·参数提取 | 第22-23页 |
| ·时序优化 | 第23-25页 |
| 第四章 基于Astro的后端设计 | 第25-72页 |
| ·GVC芯片简介 | 第25页 |
| ·数据准备 | 第25-31页 |
| ·参考库 | 第25-29页 |
| ·工艺文件 | 第29页 |
| ·SDC文件 | 第29-31页 |
| ·设计环境建立(Design Setup) | 第31-34页 |
| ·布局规划(Floorplan) | 第34-43页 |
| ·芯片面积、标准单元布局方式的选择 | 第34-35页 |
| ·I/O Pad的放置 | 第35-38页 |
| ·Macro Cell的放置 | 第38-39页 |
| ·电源网络规划 | 第39-43页 |
| ·时序设置(Timing Setup) | 第43-48页 |
| ·布局(Placement) | 第48-56页 |
| ·布局的流程 | 第49-54页 |
| ·GVC芯片布局实现的详细内容 | 第54-56页 |
| ·时钟树综合(CTS) | 第56-64页 |
| ·时钟偏差(Clock Skew) | 第56-58页 |
| ·时钟树平衡 | 第58页 |
| ·Astro时钟树综合 | 第58-64页 |
| ·布线(Routing) | 第64-72页 |
| ·GVC使用Astro布线 | 第65-69页 |
| ·GVC的布线优化 | 第69-72页 |
| 第五章 物理验证 | 第72-78页 |
| ·设计规则的检查 | 第72-75页 |
| ·DRC之前的准备 | 第73-74页 |
| ·使用Hercules进行DRC | 第74-75页 |
| ·LVS验证 | 第75-78页 |
| ·使用Hercules进行LVS验证 | 第76页 |
| ·LVS验证中出现的问题及解析 | 第76-78页 |
| 第六章 静态时序分析 | 第78-83页 |
| ·STA的优点 | 第78页 |
| ·时序路径与时序约束 | 第78-80页 |
| ·STA的原理 | 第80-81页 |
| ·GVC芯片的版图后静态时序分析及结果 | 第81-83页 |
| 第七章 总结与展望 | 第83-84页 |
| 参考文献 | 第84-87页 |
| 致谢 | 第87-88页 |
| 学位论文评阅及答辩情况表 | 第88页 |
