| 摘要 | 第3-4页 |
| Abstract | 第4-5页 |
| 第一章 绪论 | 第9-13页 |
| 1.1 研究背景 | 第9-10页 |
| 1.2 电力载波通信技术的发展与现状 | 第10-11页 |
| 1.3 主要研究工作及内容安排 | 第11-13页 |
| 第二章 G3-PLC物理层 | 第13-18页 |
| 2.1 物理层特性 | 第13页 |
| 2.2 物理层帧结构 | 第13-15页 |
| 2.3 物理层架构 | 第15-17页 |
| 2.4 本章小结 | 第17-18页 |
| 第三章 G3-PLC系统中前向纠错编解码的算法 | 第18-36页 |
| 3.1 扰频 | 第18页 |
| 3.2 RS编码 | 第18-22页 |
| 3.2.1 有限域理论基础 | 第18-21页 |
| 3.2.2 RS编码算法 | 第21-22页 |
| 3.3 卷积编码 | 第22-23页 |
| 3.4 重复编解码 | 第23页 |
| 3.5 交织编解码 | 第23-24页 |
| 3.6 卷积码解码 | 第24-28页 |
| 3.6.1 最大释然解码法 | 第24-26页 |
| 3.6.2 维特比解码法 | 第26-27页 |
| 3.6.3 回溯解码法 | 第27-28页 |
| 3.7 RS解码 | 第28-34页 |
| 3.7.1 伴随子的计算 | 第29页 |
| 3.7.2 BM迭代算法 | 第29-32页 |
| 3.7.3 钱搜索算法 | 第32-33页 |
| 3.7.4 福尼算法 | 第33-34页 |
| 3.8 本章小结 | 第34-36页 |
| 第四章 G3-PLC系统中前向纠错编解码的FPGA设计 | 第36-59页 |
| 4.1 RS编码器的设计 | 第36-42页 |
| 4.1.1 有限域元素乘法器的设计 | 第36-40页 |
| 4.1.2 RS编码器的电路结构 | 第40-42页 |
| 4.2 卷积编码器的设计 | 第42-43页 |
| 4.3 交织器的设计 | 第43-44页 |
| 4.4 维特比解码器的设计 | 第44-52页 |
| 4.4.1 分支度量值计算单元 | 第44-46页 |
| 4.4.2 加比选单元 | 第46-47页 |
| 4.4.3 部分并行互连蝶形单元 | 第47-49页 |
| 4.4.4 回溯处理单元 | 第49-51页 |
| 4.4.5 维特比解码器的功能仿真 | 第51-52页 |
| 4.5 RS解码器的设计 | 第52-58页 |
| 4.5.1 伴随子计算单元 | 第52-53页 |
| 4.5.2 BM迭代单元 | 第53-55页 |
| 4.5.3 钱搜索单元 | 第55页 |
| 4.5.4 福尼算法单元 | 第55-56页 |
| 4.5.5 错误纠正 | 第56页 |
| 4.5.6 RS解码器的功能仿真 | 第56-58页 |
| 4.6 本章小结 | 第58-59页 |
| 第五章 G3-PLC系统中前向纠错编解码的FPGA实现 | 第59-74页 |
| 5.1 软硬件平台简介 | 第59-61页 |
| 5.1.1 Vivado设计套件 | 第59-60页 |
| 5.1.2 Xilinx 7系列FPGA结构特点 | 第60-61页 |
| 5.2 硬件实验平台的设计 | 第61-66页 |
| 5.2.1 FPGA选型 | 第61-62页 |
| 5.2.2 模拟前端的选型与设计 | 第62-64页 |
| 5.2.3 AD采样电路的选型与设计 | 第64-65页 |
| 5.2.4 FPGA实验板的结构与实物 | 第65-66页 |
| 5.3 实验验证 | 第66-73页 |
| 5.3.1 RTL模型的验证 | 第67-68页 |
| 5.3.2 硬件平台的验证 | 第68-71页 |
| 5.3.3 设计性能分析 | 第71-73页 |
| 5.4 本章小结 | 第73-74页 |
| 总结与展望 | 第74-76页 |
| 参考文献 | 第76-80页 |
| 致谢 | 第80-81页 |
| 在读期间己发表和录用的论文 | 第81-82页 |
| 个人简历 | 第82页 |