嵌入式高速并行信号处理器研究与实现
| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第1章 绪论 | 第12-17页 |
| 1.1 课题研究背景和意义 | 第12-13页 |
| 1.2 国内外的研究现状和发展趋势 | 第13-15页 |
| 1.2.1 嵌入式处理器技术研究现状和发展趋势 | 第13-14页 |
| 1.2.2 并行处理技术研究现状和发展趋势 | 第14页 |
| 1.2.3 高速互连技术研究现状和发展趋势 | 第14-15页 |
| 1.3 本文主要工作及其章节安排 | 第15-17页 |
| 第2章 嵌入式高速并行信号处理技术研究 | 第17-34页 |
| 2.1 概述 | 第17页 |
| 2.2 嵌入式信号处理器技术 | 第17-21页 |
| 2.2.1 DSP技术 | 第17-18页 |
| 2.2.2 FPGA技术 | 第18-19页 |
| 2.2.3 MCU技术 | 第19-20页 |
| 2.2.4 GPU技术 | 第20-21页 |
| 2.3 并行处理技术 | 第21-26页 |
| 2.3.1 并行处理技术介绍 | 第21页 |
| 2.3.2 传统并行处理器结构 | 第21-25页 |
| 2.3.3 嵌入式并行处理器结构 | 第25-26页 |
| 2.4 嵌入式处理器互连技术 | 第26-32页 |
| 2.4.1 互连技术 | 第26-28页 |
| 2.4.2 传输协议 | 第28-32页 |
| 2.5 并行处理器性能评价方法 | 第32-33页 |
| 2.6 本章小结 | 第33-34页 |
| 第3章 某嵌入式高速并行信号处理器设计 | 第34-56页 |
| 3.1 概述 | 第34页 |
| 3.2 功能和指标要求 | 第34-35页 |
| 3.2.1 功能要求 | 第34-35页 |
| 3.2.2 技术指标要求 | 第35页 |
| 3.3 方案设计 | 第35-42页 |
| 3.3.1 结构设计 | 第35-37页 |
| 3.3.2 关键芯片选型 | 第37-42页 |
| 3.4 电路设计 | 第42-55页 |
| 3.4.1 总体设计 | 第42-43页 |
| 3.4.2 DSP电路设计 | 第43-47页 |
| 3.4.3 SRIO Switch电路设计 | 第47-52页 |
| 3.4.4 光纤模块设计 | 第52-54页 |
| 3.4.5 FPGA电路设计 | 第54-55页 |
| 3.5 本章小结 | 第55-56页 |
| 第4章 系统测试 | 第56-68页 |
| 4.1 测试系统组成及原理 | 第56-57页 |
| 4.2 单元测试 | 第57-61页 |
| 4.2.1 存储器测试 | 第57-58页 |
| 4.2.2 SRIO传输测试 | 第58-59页 |
| 4.2.3 Hyperlink测试 | 第59-60页 |
| 4.2.4 串口测试 | 第60-61页 |
| 4.2.5 LVDS接口测试 | 第61页 |
| 4.3 系统测试 | 第61-67页 |
| 4.3.1 测试原理 | 第61-66页 |
| 4.3.2 测试结果 | 第66-67页 |
| 4.4 本章小结 | 第67-68页 |
| 第5章 全文总结 | 第68-69页 |
| 5.1 研究内容总结 | 第68页 |
| 5.2 工作展望 | 第68-69页 |
| 参考文献 | 第69-71页 |
| 致谢 | 第71页 |
