基于PCIe的8通道高速数据采集系统的设计与实现
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 1 绪论 | 第9-12页 |
| 1.1 研究背景及意义 | 第9-10页 |
| 1.2 研究现状 | 第10-11页 |
| 1.3 本文主要工作 | 第11-12页 |
| 2 数据采集系统组成和性能指标 | 第12-17页 |
| 2.1 需求分析 | 第12-13页 |
| 2.1.1 功能需求 | 第12页 |
| 2.1.2 性能需求 | 第12-13页 |
| 2.2 系统组成及结构 | 第13-16页 |
| 2.2.1 工作原理 | 第13-15页 |
| 2.2.2 主要芯片 | 第15-16页 |
| 2.3 本章小结 | 第16-17页 |
| 3 系统采样模块设计 | 第17-31页 |
| 3.1 ADS6425基本特性 | 第17-21页 |
| 3.1.1 ADS6425简介 | 第17-18页 |
| 3.1.2 ADS6425的配置模式 | 第18-20页 |
| 3.1.3 ADS6425的输出信号 | 第20-21页 |
| 3.2 输入信号处理电路设计 | 第21-22页 |
| 3.2.1 输入驱动电路设计 | 第21页 |
| 3.2.2 时钟电路设计 | 第21-22页 |
| 3.3 ADS6425工作模式的配置 | 第22-24页 |
| 3.3.1 串行接口配置电路 | 第22-23页 |
| 3.3.2 串行接口配置逻辑 | 第23-24页 |
| 3.4 串行LVDS接口逻辑设计 | 第24-30页 |
| 3.4.1 ADC输出信号的时序 | 第24-25页 |
| 3.4.2 FPGA的Select I/O资源 | 第25-27页 |
| 3.4.3 接口逻辑设计 | 第27-30页 |
| 3.5 本章小结 | 第30-31页 |
| 4 PCIe接口设计 | 第31-50页 |
| 4.1 PCIe体系结构和IP核 | 第31-40页 |
| 4.1.1 PCIe体系结构 | 第31-32页 |
| 4.1.2 PCIe的IP核 | 第32-33页 |
| 4.1.3 TLP格式和传输时序 | 第33-40页 |
| 4.2 PCIe IP核的配置 | 第40-42页 |
| 4.2.1 IP核基本参数的配置 | 第40-41页 |
| 4.2.2 BAR寄存器的设置 | 第41页 |
| 4.2.3 最大负载长度的设置 | 第41-42页 |
| 4.3 用户逻辑设计 | 第42-49页 |
| 4.3.1 寄存器控制模块的设计 | 第43-45页 |
| 4.3.2 接收引擎的设计 | 第45-47页 |
| 4.3.3 发送引擎的设计 | 第47-49页 |
| 4.4 本章小结 | 第49-50页 |
| 5 系统仿真与调试 | 第50-69页 |
| 5.1 采样模块的仿真 | 第50-51页 |
| 5.1.1 位时钟对齐逻辑的仿真 | 第50页 |
| 5.1.2 框架同步时钟匹配逻辑的仿真 | 第50-51页 |
| 5.2 PCIe模块的仿真 | 第51-60页 |
| 5.2.1 基于PIO模式的读写仿真 | 第52-56页 |
| 5.2.2 基于DMA模式的写仿真 | 第56-60页 |
| 5.3 系统调试 | 第60-68页 |
| 5.3.1 采样模块调试 | 第61-67页 |
| 5.3.2 PCIe接口调试 | 第67-68页 |
| 5.4 本章小结 | 第68-69页 |
| 6 总结与展望 | 第69-71页 |
| 参考文献 | 第71-74页 |
| 致谢 | 第74页 |
