高速自校准CMOS片上时钟设计研究
| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-13页 |
| ·课题的主要背景 | 第7-8页 |
| ·锁相环的发展及国内外研究动态 | 第8-11页 |
| ·锁相环发展历史和基本分类 | 第8-9页 |
| ·国内外研究动态 | 第9-11页 |
| ·论文的内容安排 | 第11-13页 |
| 第二章 锁相环的基本原理 | 第13-29页 |
| ·锁相环的构成 | 第13-17页 |
| ·锁相环的结构 | 第13-14页 |
| ·锁相环的工作原理 | 第14-16页 |
| ·锁相环路的稳定性参数 | 第16-17页 |
| ·电荷泵锁相环 | 第17-25页 |
| ·鉴频/鉴相器的结构与动态分析 | 第17-19页 |
| ·电荷泵的结构与动态分析 | 第19-20页 |
| ·环路滤波器的结构与动态分析 | 第20-21页 |
| ·压控振荡器的数学模型 | 第21-23页 |
| ·分频器的数学模型 | 第23-24页 |
| ·电荷泵锁相环的线性模型 | 第24-25页 |
| ·延迟锁相环 | 第25-28页 |
| ·DLL 的工作原理 | 第25-26页 |
| ·DLL 的闭环结构分析 | 第26-27页 |
| ·DLL 的 jitter 值分析 | 第27-28页 |
| ·DLL 与 PLL 的比较 | 第28页 |
| ·小结 | 第28-29页 |
| 第三章 自校准时钟电路设计 | 第29-49页 |
| ·时钟稳定电路结构 | 第29-32页 |
| ·设计目标及电路参数 | 第29页 |
| ·AD 转换器的时钟接入方式 | 第29-30页 |
| ·时钟稳定电路的结构 | 第30-31页 |
| ·线性传输函数 | 第31-32页 |
| ·时钟缓冲放大器 | 第32-38页 |
| ·差分输入级 | 第32-35页 |
| ·低增益中间级 | 第35-36页 |
| ·高增益输出级 | 第36-38页 |
| ·边沿触发自校准电路的设计 | 第38-42页 |
| ·时钟产生 | 第39页 |
| ·时钟下降沿的产生 | 第39-40页 |
| ·时钟上升沿的产生 | 第40-41页 |
| ·边沿增益提高电路 | 第41-42页 |
| ·电荷泵 | 第42-45页 |
| ·电荷泵 | 第42-44页 |
| ·启动电路 | 第44页 |
| ·偏置电路 | 第44-45页 |
| ·压控延迟单元 | 第45-47页 |
| ·小结 | 第47-49页 |
| 第四章 整体电路仿真 | 第49-59页 |
| ·时钟缓冲放大器 | 第50-51页 |
| ·边沿触发的时钟产生 | 第51-52页 |
| ·压控延迟线 | 第52-53页 |
| ·启动电路 | 第53页 |
| ·电荷泵 | 第53-54页 |
| ·环路锁定时间 | 第54-55页 |
| ·占空比调整范围 | 第55-56页 |
| ·峰峰值抖动 | 第56-57页 |
| ·小结 | 第57-59页 |
| 第五章 总结与展望 | 第59-61页 |
| ·论文总结 | 第59页 |
| ·进一步研究展望 | 第59-61页 |
| 致谢 | 第61-63页 |
| 参考文献 | 第63-67页 |
| 科研情况 | 第67-68页 |
