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嵌入式内核的可测试性设计研究

摘要第1-5页
Abstract第5-6页
目录第6-8页
第一章 绪论第8-19页
   ·嵌入式系统芯片SoC和IP核基本概念第8-12页
     ·嵌入式系统芯片SoC第9-10页
     ·IP Core简介第10-12页
   ·嵌入式系统芯片SoC测试挑战第12-15页
     ·核级测试问题第13-15页
   ·典型的SoC测试结构第15-18页
     ·测试激励源和响应分析器第15-17页
     ·测试访问机制TAM第17-18页
   ·论文的研究重点以及章节安排第18-19页
第二章 常用的测试技术和可测性设计方法第19-29页
   ·测试的基本概念第19-21页
   ·故障模型及相应测试技术第21-22页
     ·固定故障模型及相应的测试技术第21-22页
     ·基于电流测试--IddQ测试第22页
   ·常用的可测性设计方法第22-28页
     ·基于扫描设计第23-24页
     ·内建自测试第24-26页
     ·边界扫描第26-28页
   ·本章小结第28-29页
第三章 基于IP核复用的SoC设计及其DFT第29-50页
   ·IP核复用简介第29-30页
   ·可测试性设计在SoC中的应用第30-33页
   ·IP核自身电路逻辑的测试结构第33-45页
     ·数字逻辑核第33-39页
     ·存储器核第39-42页
     ·微处理器核第42-45页
   ·IEEE P1500嵌入式核测试标准第45-49页
     ·IEEE P1500概述第45-46页
     ·IEEE P1500结构描述第46-48页
     ·嵌入式核测试语言(CTL)第48-49页
   ·本章小结第49-50页
第四章 Verilog HDL编码简介第50-65页
   ·Verilog HDL语言设计第50-51页
     ·C语言风格第50页
     ·描述硬件的语言第50-51页
     ·各种抽象层次的描述第51页
   ·Verilog HDL代码风格第51-54页
     ·Verilog HDL标识符命名规则第51-54页
   ·Verilog HDL的设计风格第54-58页
     ·在编写代码之前的准备工作:第54页
     ·高层次设计的步骤。第54-58页
   ·程序员提示第58-63页
     ·综合提示第58-60页
     ·代码提示第60-63页
   ·可综合性问题第63-64页
   ·本章小结第64-65页
第五章 Soft IP Core DFT的具体实现第65-82页
   ·Free-RISC8的DFT规划第65-72页
     ·使用Synopsys的Scan synthesis第65-70页
     ·使用TetraMAX的ATPG第70-72页
   ·四位加法器的JTAG实现第72-81页
     ·边界扫描和JTAG端口第72-73页
     ·JTAG工作模式第73-74页
     ·JTAG寄存器第74-75页
     ·主要JTAG指令第75-76页
     ·TAP结构第76-77页
     ·TAP控制器状态机第77-78页
     ·设计实例1:Test With JTAG第78-81页
   ·本章小结第81-82页
第六章 Soft IP Core的FPGA验证方法第82-89页
   ·FPGA简介第82页
   ·FPGA结构第82-84页
     ·查找表(Look-Up-Table)的原理与结构第82-83页
     ·基于查找表(LUT)的FPGA的结构第83-84页
   ·Why FPGA?第84-85页
   ·基于FPGA的开发第85-88页
     ·FPGA基本开发流程与开发工具第85-86页
     ·FPGA设计各个阶段工作及其EDA工具的选择第86-87页
     ·FPGA用于IP核的研究第87-88页
   ·本章小结第88-89页
第七章 总结与展望第89-91页
   ·总结第89-90页
   ·不足与展望第90-91页
参考文献第91-95页
附录A 设计复用的RTL指导原则第95-99页
 A. 1 命名习惯第95-96页
 A. 2 编码的一般指导原则第96-97页
 A. 3 面向综合的RTL开发第97-99页
攻读硕士学位期间发表的学术论文第99-100页
致谢第100页

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