摘要 | 第1-5页 |
Abstract | 第5-6页 |
目录 | 第6-8页 |
第一章 绪论 | 第8-19页 |
·嵌入式系统芯片SoC和IP核基本概念 | 第8-12页 |
·嵌入式系统芯片SoC | 第9-10页 |
·IP Core简介 | 第10-12页 |
·嵌入式系统芯片SoC测试挑战 | 第12-15页 |
·核级测试问题 | 第13-15页 |
·典型的SoC测试结构 | 第15-18页 |
·测试激励源和响应分析器 | 第15-17页 |
·测试访问机制TAM | 第17-18页 |
·论文的研究重点以及章节安排 | 第18-19页 |
第二章 常用的测试技术和可测性设计方法 | 第19-29页 |
·测试的基本概念 | 第19-21页 |
·故障模型及相应测试技术 | 第21-22页 |
·固定故障模型及相应的测试技术 | 第21-22页 |
·基于电流测试--IddQ测试 | 第22页 |
·常用的可测性设计方法 | 第22-28页 |
·基于扫描设计 | 第23-24页 |
·内建自测试 | 第24-26页 |
·边界扫描 | 第26-28页 |
·本章小结 | 第28-29页 |
第三章 基于IP核复用的SoC设计及其DFT | 第29-50页 |
·IP核复用简介 | 第29-30页 |
·可测试性设计在SoC中的应用 | 第30-33页 |
·IP核自身电路逻辑的测试结构 | 第33-45页 |
·数字逻辑核 | 第33-39页 |
·存储器核 | 第39-42页 |
·微处理器核 | 第42-45页 |
·IEEE P1500嵌入式核测试标准 | 第45-49页 |
·IEEE P1500概述 | 第45-46页 |
·IEEE P1500结构描述 | 第46-48页 |
·嵌入式核测试语言(CTL) | 第48-49页 |
·本章小结 | 第49-50页 |
第四章 Verilog HDL编码简介 | 第50-65页 |
·Verilog HDL语言设计 | 第50-51页 |
·C语言风格 | 第50页 |
·描述硬件的语言 | 第50-51页 |
·各种抽象层次的描述 | 第51页 |
·Verilog HDL代码风格 | 第51-54页 |
·Verilog HDL标识符命名规则 | 第51-54页 |
·Verilog HDL的设计风格 | 第54-58页 |
·在编写代码之前的准备工作: | 第54页 |
·高层次设计的步骤。 | 第54-58页 |
·程序员提示 | 第58-63页 |
·综合提示 | 第58-60页 |
·代码提示 | 第60-63页 |
·可综合性问题 | 第63-64页 |
·本章小结 | 第64-65页 |
第五章 Soft IP Core DFT的具体实现 | 第65-82页 |
·Free-RISC8的DFT规划 | 第65-72页 |
·使用Synopsys的Scan synthesis | 第65-70页 |
·使用TetraMAX的ATPG | 第70-72页 |
·四位加法器的JTAG实现 | 第72-81页 |
·边界扫描和JTAG端口 | 第72-73页 |
·JTAG工作模式 | 第73-74页 |
·JTAG寄存器 | 第74-75页 |
·主要JTAG指令 | 第75-76页 |
·TAP结构 | 第76-77页 |
·TAP控制器状态机 | 第77-78页 |
·设计实例1:Test With JTAG | 第78-81页 |
·本章小结 | 第81-82页 |
第六章 Soft IP Core的FPGA验证方法 | 第82-89页 |
·FPGA简介 | 第82页 |
·FPGA结构 | 第82-84页 |
·查找表(Look-Up-Table)的原理与结构 | 第82-83页 |
·基于查找表(LUT)的FPGA的结构 | 第83-84页 |
·Why FPGA? | 第84-85页 |
·基于FPGA的开发 | 第85-88页 |
·FPGA基本开发流程与开发工具 | 第85-86页 |
·FPGA设计各个阶段工作及其EDA工具的选择 | 第86-87页 |
·FPGA用于IP核的研究 | 第87-88页 |
·本章小结 | 第88-89页 |
第七章 总结与展望 | 第89-91页 |
·总结 | 第89-90页 |
·不足与展望 | 第90-91页 |
参考文献 | 第91-95页 |
附录A 设计复用的RTL指导原则 | 第95-99页 |
A. 1 命名习惯 | 第95-96页 |
A. 2 编码的一般指导原则 | 第96-97页 |
A. 3 面向综合的RTL开发 | 第97-99页 |
攻读硕士学位期间发表的学术论文 | 第99-100页 |
致谢 | 第100页 |