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基于eMMC的硬件电路设计及模型验证

摘要第5-6页
ABSTRACT第6页
第1章 绪论第10-14页
    1.1 课题研究的背景与研究意义第10-11页
    1.2 国内外研究现状第11-12页
        1.2.1 数据存储常用的介质第11页
        1.2.2 eMMC协议的发展和现状第11-12页
    1.3 论文的主要内容和章节安排第12-14页
第2章 eMMC协议分析第14-31页
    2.1 eMMC设备和系统第14-16页
        2.1.1 eMMC系统概述第14-15页
        2.1.2 eMMC设备和总线第15-16页
    2.2 eMMC设备的内部寄存器第16-19页
        2.2.1 设备识别寄存器第16-17页
        2.2.2 相对地址寄存器第17页
        2.2.3 驱动等级寄存器第17页
        2.2.4 专用数据寄存器第17-18页
        2.2.5 操作状态寄存器第18-19页
        2.2.6 扩展数据寄存器第19页
    2.3 eMMC设备的工作模式第19-24页
        2.3.1 引导操作模式第20-21页
        2.3.2 设备识别模式第21-22页
        2.3.3 中断传输模式第22-23页
        2.3.4 数据传输模式第23-24页
        2.3.5 非活动状态第24页
    2.4 eMMC命令与应答第24-26页
        2.4.1 命令与应答第24-26页
        2.4.2 时序第26页
    2.5 eMMC的数据发送和读取第26-30页
        2.5.1 传输格式第26-27页
        2.5.2 数据的读取第27-28页
        2.5.3 数据的写第28-30页
    2.6 CRC校验第30页
        2.6.1 校验两种方法第30页
    2.7 本章总结第30-31页
第3章 系统硬件电路设计第31-45页
    3.1 功能总介绍第31-32页
        3.1.1 支持主机访问第31页
        3.1.2 提供3种数据总线宽度第31页
        3.1.3 可配置时钟第31页
        3.1.4 支持多种设备通信第31页
        3.1.5 错误校验第31-32页
        3.1.6 中断功能第32页
    3.2 系统级设计第32-33页
        3.2.1 控制器的系统结构图第32页
        3.2.2 总线接口模块第32页
        3.2.3 中断控制模块第32页
        3.2.4 系统信号模块第32页
        3.2.5 数据RAM接口模块第32-33页
        3.2.6 PAD接口模块第33页
    3.3 模块级设计第33-44页
        3.3.1 命令和数据总状态机第33-34页
        3.3.2 命令发送响应状态机设计第34-37页
        3.3.3 数据的发送状态机设计第37-40页
        3.3.4 数据的接收状态机设计第40-41页
        3.3.5 时钟及复位控制的设计第41页
        3.3.6 CRC校验的设计第41-42页
        3.3.7 中断请求的设计第42页
        3.3.8 PAD的设计第42-43页
        3.3.9 RAM接口的设计第43-44页
    3.4 本章总结第44-45页
第4章 硬件电路验证第45-57页
    4.1 UVM验证平台第45页
    4.2 验证策略第45-46页
    4.3 验证方案架构第46-48页
    4.4 验证仿真工具第48-49页
    4.5 测试用例及仿真第49-55页
        4.5.1 冒烟测试第49-50页
        4.5.2 读写功能测试第50-52页
        4.5.3 CRC校验测试第52-53页
        4.5.4 命令发送和接收测试第53-54页
        4.5.5 错误检查测试第54-55页
    4.6 FPGA验证第55-56页
    4.7 应用的产品第56页
    4.8 本章总结第56-57页
第5章 总结和展望第57-58页
    5.1 总结第57页
    5.2 展望第57-58页
致谢第58-59页
参考文献第59-62页
附录第62页

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