| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第一章 绪论 | 第8-14页 |
| 1.1 论文研究背景 | 第8-10页 |
| 1.2 国内外研究现状 | 第10-11页 |
| 1.3 论文研究内容与指标 | 第11-12页 |
| 1.4 论文组织结构 | 第12-14页 |
| 第二章 Cache干扰和消除方法 | 第14-24页 |
| 2.1 Cache结构和工作原理 | 第14-18页 |
| 2.2 Cache干扰的产生机理及其影响 | 第18-20页 |
| 2.3 LRU策略下的效用最优动态Cache分区方法分析 | 第20-23页 |
| 2.4 本章小结 | 第23-24页 |
| 第三章 改进的动态Cache分区方法设计 | 第24-36页 |
| 3.1 硬件多线程处理器下的NRU动态Cache分区方法适应性分析 | 第24-28页 |
| 3.2 命中估计方法改进 | 第28-32页 |
| 3.3 Cache划分方法改进 | 第32-35页 |
| 3.4 本章小结 | 第35-36页 |
| 第四章 面向硬件多线程处理器的Cache干扰消除结构硬件设计 | 第36-54页 |
| 4.1 Cache干扰消除结构的整体硬件架构 | 第36-37页 |
| 4.2 指令Cache功能部件 | 第37-43页 |
| 4.3 数据Cache功能部件 | 第43-45页 |
| 4.4 命中估计电路 | 第45-48页 |
| 4.5 Cache划分电路 | 第48-50页 |
| 4.6 电路仿真验证 | 第50-53页 |
| 4.7 本章小结 | 第53-54页 |
| 第五章 验证结果 | 第54-64页 |
| 5.1 RTL性能测试 | 第54-60页 |
| 5.1.1 RTL测试平台 | 第54-55页 |
| 5.1.2 测试用例及指标 | 第55-56页 |
| 5.1.3 测试结果 | 第56-60页 |
| 5.2 FPGA验证 | 第60-63页 |
| 5.2.1 硬件资源开销 | 第60-61页 |
| 5.2.2 FPGA测试结果 | 第61-63页 |
| 5.3 本章小结 | 第63-64页 |
| 第六章 总结与展望 | 第64-66页 |
| 6.1 总结 | 第64-65页 |
| 6.2 展望 | 第65-66页 |
| 致谢 | 第66-68页 |
| 参考文献 | 第68-70页 |
