FPGA时序收敛分析及仿真
| 致谢 | 第1-4页 |
| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 目录 | 第6-8页 |
| 第一章 绪论 | 第8-11页 |
| ·引言 | 第8页 |
| ·课题背景及研究意义 | 第8-9页 |
| ·论文内容及章节安排 | 第9-11页 |
| 第二章 FPGA结构及时钟资源 | 第11-17页 |
| ·FPGA基本结构 | 第11-13页 |
| ·可编程逻辑块结构 | 第11-12页 |
| ·可编程输入/输出模块 | 第12-13页 |
| ·FPGA时钟资源 | 第13-17页 |
| ·全局时钟资源 | 第13页 |
| ·区域时钟资源 | 第13-14页 |
| ·时钟管理资源 | 第14-17页 |
| 第三章 FPGA时序分析基础 | 第17-33页 |
| ·时序基础 | 第17-21页 |
| ·时序电路模型及参数 | 第17-18页 |
| ·FPGA时序分析路径 | 第18-21页 |
| ·时序分析及设计 | 第21-33页 |
| ·时序分析 | 第21-25页 |
| ·时序设计及优化 | 第25-33页 |
| 第四章 DDR2 SDRAM接口控制器设计及分析 | 第33-49页 |
| ·DDR2 SDRAM介绍 | 第33-37页 |
| ·DDR2 SDRAM的基本结构 | 第33-35页 |
| ·DDR2 SDRAM的读写时序 | 第35-37页 |
| ·DDR2 SDRAM接口控制器简介 | 第37-38页 |
| ·控制器数据通道设计分析 | 第38-49页 |
| ·Virtex-5 相关I/O资源 | 第38-39页 |
| ·写数据通道分析 | 第39-40页 |
| ·读数据通道分析 | 第40-49页 |
| 第五章 时序仿真及性能分析 | 第49-58页 |
| ·读数据通道仿真实验 | 第49-54页 |
| ·仿真环境的搭建 | 第49-50页 |
| ·读数据通道仿真实验结果 | 第50-54页 |
| ·性能分析及改进措施 | 第54-58页 |
| ·关键时序约束 | 第54-55页 |
| ·静态时序分析 | 第55-57页 |
| ·实际问题和改进方案 | 第57-58页 |
| 第六章 总结及后续研究 | 第58-59页 |
| ·本文总结 | 第58页 |
| ·后续研究 | 第58-59页 |
| 参考文献 | 第59-62页 |
| 作者简历及在学期间发表的学术论文与研究成果 | 第62-63页 |
