| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第10-15页 |
| 1.1 研究背景及意义 | 第10-11页 |
| 1.2 国内外研究现状 | 第11-13页 |
| 1.3 主要研究内容 | 第13-14页 |
| 1.4 论文结构安排 | 第14-15页 |
| 第二章 相关背景知识介绍 | 第15-26页 |
| 2.1 LLVM编译系统 | 第15-24页 |
| 2.1.1 传统编译器设计简介 | 第16-17页 |
| 2.1.1.1 三段式设计的意义 | 第16-17页 |
| 2.1.2 LLVM系统架构分析 | 第17-19页 |
| 2.1.3 系统组成部分分析 | 第19-22页 |
| 2.1.3.1 中间表示层 | 第19页 |
| 2.1.3.2 功能库集成 | 第19-20页 |
| 2.1.3.3 工具集 | 第20-22页 |
| 2.1.4 编译流程分析 | 第22-24页 |
| 2.2 C和Verilog HDL的区别 | 第24页 |
| 2.3 本章小结 | 第24-26页 |
| 第三章 多核数字电路设计与实现 | 第26-38页 |
| 3.1 软件多核技术介绍 | 第26-30页 |
| 3.1.1 POSIX线程简介 | 第27-28页 |
| 3.1.2 OpenMp简介 | 第28页 |
| 3.1.3 两种技术的区别 | 第28-30页 |
| 3.2 软件多核技术实现 | 第30-33页 |
| 3.3 硬件多核数字电路的实现 | 第33-37页 |
| 3.3.1 LLVM中间代码程序 | 第33-34页 |
| 3.3.2 块级（Block-Level）并行提取实现 | 第34-37页 |
| 3.4 本章小结 | 第37-38页 |
| 第四章 C2Verilog系统设计与实现 | 第38-49页 |
| 4.1 模块调度技术研究与实现 | 第38-44页 |
| 4.1.1 基于模块调度的流水线功能实现 | 第39-44页 |
| 4.1.1.1 流水线结构简介 | 第39-40页 |
| 4.1.1.2 数据依赖关系分析 | 第40-44页 |
| 4.2 C2Verilog后端代码生成系统设计与实现 | 第44-48页 |
| 4.2.1 C2Verilog全局描述 | 第45-46页 |
| 4.2.2 C2Verilog目标代码输出器 | 第46-48页 |
| 4.3 C2Verilog系统环境配置 | 第48页 |
| 4.4 本章小结 | 第48-49页 |
| 第五章 测试结果及分析 | 第49-53页 |
| 5.1 流水线功能仿真结果分析 | 第49-52页 |
| 5.2 多核功能仿真结果分析 | 第52页 |
| 5.3 本章小结 | 第52-53页 |
| 第六章 全文总结与展望 | 第53-55页 |
| 6.1 全文总结 | 第53-54页 |
| 6.2 后续工作及展望 | 第54-55页 |
| 致谢 | 第55-56页 |
| 参考文献 | 第56-60页 |