全数字锁相环的研究与设计
| 摘要 | 第3-4页 |
| Abstract | 第4-5页 |
| 第1章 绪论 | 第9-13页 |
| 1.1 锁相环的发展回顾 | 第9-10页 |
| 1.2 研究意义及主要工作 | 第10-11页 |
| 1.3 本文组织结构 | 第11-13页 |
| 第2章 全数字锁相环简介 | 第13-30页 |
| 2.1 全数字锁相环系统结构 | 第13-24页 |
| 2.1.1 数字鉴相器 | 第13-14页 |
| 2.1.2 时间数字转换器 | 第14-19页 |
| 2.1.3 数字滤波器 | 第19页 |
| 2.1.4 数控振荡器 | 第19-24页 |
| 2.2 全数字锁相环的性能参数 | 第24-27页 |
| 2.2.1 相位噪声和抖动 | 第24-26页 |
| 2.2.2 捕获频率范围 | 第26-27页 |
| 2.2.3 频率间隔 | 第27页 |
| 2.2.4 锁定时间 | 第27页 |
| 2.2.5 面积和功耗 | 第27页 |
| 2.3 ADPLL对TDC和DCO的要求 | 第27-29页 |
| 2.3.1 TDC分辨率对相位噪声的影响 | 第28页 |
| 2.3.2 DCO分辨率对相位噪声的影响 | 第28-29页 |
| 2.4 本章小结 | 第29-30页 |
| 第3章 TDC电路设计 | 第30-42页 |
| 3.1 TDC整体结构 | 第30-31页 |
| 3.2 PFD设计 | 第31-34页 |
| 3.3 整数TDC设计 | 第34-36页 |
| 3.4 小数TDC设计 | 第36-38页 |
| 3.5 TDC译码器设计 | 第38-39页 |
| 3.6 TDC版图和性能参数 | 第39-41页 |
| 3.7 本章小结 | 第41-42页 |
| 第4章 数控振荡器设计 | 第42-50页 |
| 4.1 DCO整体结构 | 第42页 |
| 4.2 粗调延时链设计 | 第42-44页 |
| 4.3 细调延时链设计 | 第44-45页 |
| 4.4 DCO译码器设计 | 第45-46页 |
| 4.5 DCO版图和性能参数 | 第46-48页 |
| 4.6 DCO P&R模型的建立 | 第48-49页 |
| 4.7 本章小结 | 第49-50页 |
| 第5章 全数字锁相环设计 | 第50-60页 |
| 5.1 ADPLL系统设计 | 第50-54页 |
| 5.1.1 ADPLL系统设计要求 | 第50-51页 |
| 5.1.2 ADPLL系统模型的建立 | 第51-54页 |
| 5.2 ADPLL系统结构 | 第54-56页 |
| 5.2.1 滤波器设计 | 第54-55页 |
| 5.2.2 分频器设计 | 第55-56页 |
| 5.3 ADPLL前端数模混合仿真 | 第56-59页 |
| 5.4 本章小结 | 第59-60页 |
| 第6章 版图设计及后仿真 | 第60-69页 |
| 6.1 版图设计 | 第60-62页 |
| 6.1.1 DC综合 | 第60页 |
| 6.1.2 ICC布局布线 | 第60-61页 |
| 6.1.3 Calibre验证 | 第61-62页 |
| 6.2 后仿真结果 | 第62-68页 |
| 6.3 本章小结 | 第68-69页 |
| 第7章 总结与展望 | 第69-71页 |
| 参考文献 | 第71-75页 |
| 致谢 | 第75-76页 |
| 攻读硕士学位期间的研究成果 | 第76页 |
