基于Encounter的RISC_CPU后端设计研究
| 摘要 | 第5-7页 |
| ABSTRACT | 第7-8页 |
| 符号对照表 | 第12-13页 |
| 缩略语对照表 | 第13-16页 |
| 第一章 绪论 | 第16-20页 |
| 1.1 研究背景与国内外现状 | 第16-17页 |
| 1.2 研究意义 | 第17-18页 |
| 1.3 论文的主要工作 | 第18-19页 |
| 1.4 论文组织结构 | 第19-20页 |
| 第二章 逻辑综合 | 第20-34页 |
| 2.1 逻辑综合的基本概念 | 第20-21页 |
| 2.2 逻辑综合的基本流程 | 第21-27页 |
| 2.2.1 库文件的设置 | 第22-24页 |
| 2.2.2 工作环境的定义 | 第24-27页 |
| 2.3 约束设置 | 第27-29页 |
| 2.3.1 设计规则约束 | 第27页 |
| 2.3.2 时序约束 | 第27-29页 |
| 2.3.3 面积约束 | 第29页 |
| 2.4 设计优化策略 | 第29-30页 |
| 2.5 逻辑综合结果 | 第30-33页 |
| 2.6 本章小结 | 第33-34页 |
| 第三章 可测性设计 | 第34-48页 |
| 3.1 DFT的基本原理及主要方法 | 第34-38页 |
| 3.2 基于D算法的粘固故障分析 | 第38-39页 |
| 3.3 可测性设计中的不可控性分析 | 第39-42页 |
| 3.4 插入扫描链 | 第42-43页 |
| 3.5 DFT结果分析 | 第43-46页 |
| 3.6 本章小结 | 第46-48页 |
| 第四章 静态时序分析 | 第48-60页 |
| 4.1 时序路径的划分与时序分析模式 | 第48-54页 |
| 4.1.1 时序路径类型 | 第48-52页 |
| 4.1.2 时序分析模式 | 第52-54页 |
| 4.2 基于CPPR的OCV问题分析 | 第54-56页 |
| 4.3 静态时序分析的违例因素与解决方案 | 第56-57页 |
| 4.4 RSIC_CPU设计的时序分析结果 | 第57-59页 |
| 4.5 本章小结 | 第59-60页 |
| 第五章 RISC_CPU后端实现 | 第60-78页 |
| 5.1 数据准备 | 第61页 |
| 5.2 布图规划与布局 | 第61-69页 |
| 5.2.1 输入输出单元的放置 | 第62-64页 |
| 5.2.2 电源规划 | 第64-65页 |
| 5.2.3 标准单元的放置 | 第65-69页 |
| 5.3 时钟树综合 | 第69-73页 |
| 5.4 布线 | 第73-76页 |
| 5.5 本章小结 | 第76-78页 |
| 第六章 总结与展望 | 第78-80页 |
| 参考文献 | 第80-82页 |
| 致谢 | 第82-84页 |
| 作者简介 | 第84-85页 |
