| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 1 绪论 | 第7-11页 |
| ·背景 | 第7-8页 |
| ·国内高炮发展历史及现状 | 第8页 |
| ·本课题的任务来源和相关领域研究现状 | 第8-9页 |
| ·论文结构安排 | 第9-11页 |
| 2 某高炮的故障描述与解决方案 | 第11-15页 |
| ·高炮炮位系统故障检测 | 第12-14页 |
| ·高炮炮位系统的故障 | 第12-13页 |
| ·炮位计算机故障检测及修复流程 | 第13-14页 |
| ·高炮控制系统的故障检测 | 第14-15页 |
| 3 故障检测板卡的硬件设计 | 第15-35页 |
| ·故障检测板卡整体设计介绍 | 第15-16页 |
| ·PCI总线简介 | 第16-17页 |
| ·PCI接口的电路设计 | 第17-20页 |
| ·PCI总线控制单元设计 | 第20-24页 |
| ·PCI总线接口芯片PCI 9052 | 第20-23页 |
| ·配置芯片EEPROM接口电路 | 第23-24页 |
| ·板卡电源设计 | 第24-26页 |
| ·现场可编程门阵列(EP3C10E144C8N)的电路设计 | 第26-27页 |
| ·板卡数据通信单元设计 | 第27-32页 |
| ·串口通信单元设计 | 第27-29页 |
| ·CAN通信单元设计 | 第29-30页 |
| ·GPS单元设计 | 第30-31页 |
| ·IRIG-B码的编解码接口设计 | 第31-32页 |
| ·PCB电路板的设计 | 第32-35页 |
| 4 EP3C10E144C8N内部编程设计 | 第35-45页 |
| ·程序设计仿真及调试工具 | 第35页 |
| ·Verilog HDL语言 | 第35-36页 |
| ·FPGA开发流程 | 第36-38页 |
| ·PCI读写时序 | 第38-39页 |
| ·数据总线双向控制模块 | 第39页 |
| ·地址译码的功能的实现 | 第39-41页 |
| ·板卡的局部地址空间分配 | 第39-40页 |
| ·地址译码模块设计及仿真 | 第40-41页 |
| ·GPS分频模块及仿真 | 第41-42页 |
| ·极性自动转换模块 | 第42-43页 |
| ·中断控制模块 | 第43-45页 |
| 5 IRIG-B码的编解码设计 | 第45-55页 |
| ·IRIG-B直流码简介 | 第45-46页 |
| ·IRIG-B码编码设计 | 第46-52页 |
| ·数据解析模块的设计与仿真 | 第47-50页 |
| ·分频模块的设计与仿真 | 第50-51页 |
| ·IRIG-B码模块设计与仿真 | 第51-52页 |
| ·IRIG-B码解码设计 | 第52-55页 |
| 6 EEPROM的编程配置 | 第55-63页 |
| ·配置存储器的读写时序 | 第55-56页 |
| ·EEPROM的配置方式 | 第56-57页 |
| ·SP200S编程器硬件与软件特点 | 第57-58页 |
| ·EEPROM数据的加载 | 第58-60页 |
| ·Plxmon在线配置方式 | 第60-63页 |
| 7 板卡功能测试 | 第63-69页 |
| ·FPGA程序下载与配置 | 第63-64页 |
| ·PCI总线读写控制测试 | 第64页 |
| ·串口通讯测试 | 第64-66页 |
| ·CAN总线通讯测试 | 第66-67页 |
| ·B码时统测试 | 第67-69页 |
| ·IRIG-B码发送测试 | 第67-68页 |
| ·IRIG-B码接收测试 | 第68-69页 |
| 8 结论 | 第69-71页 |
| 致谢 | 第71-73页 |
| 参考文献 | 第73-77页 |
| 附录 | 第77页 |