| 摘要 | 第1-6页 |
| ABSTRACT | 第6-10页 |
| 第1章 绪论 | 第10-18页 |
| ·课题的背景及研究意义 | 第10-11页 |
| ·Turbo码的研究现状 | 第11-16页 |
| ·Turbo码的算法研究 | 第11-15页 |
| ·Turbo码的硬件实现现状 | 第15-16页 |
| ·本文主要内容和结构 | 第16-18页 |
| 第2章 Turbo编译码算法和系统仿真论证 | 第18-43页 |
| ·Turbo码编码原理 | 第18-22页 |
| ·Turbo码的编码结构 | 第18-19页 |
| ·RSC递归系统卷积码 | 第19页 |
| ·交织器 | 第19-20页 |
| ·删余矩阵 | 第20页 |
| ·归零处理 | 第20-21页 |
| ·3GPP标准的Turbo码编码器 | 第21-22页 |
| ·3GPP标准的Turbo码编码结构 | 第21-22页 |
| ·3GPP标准的Turbo码的归零 | 第22页 |
| ·3GPP标准的Turbo码交织方案 | 第22页 |
| ·Turbo码译码原理 | 第22-23页 |
| ·Turbo码译码算法 | 第23-34页 |
| ·MAP译码算法 | 第24-31页 |
| ·前向递推 | 第26-27页 |
| ·后向递推 | 第27-28页 |
| ·分支转移概率 | 第28-31页 |
| ·对数似然比 | 第31页 |
| ·LOG-MAP译码算法 | 第31-34页 |
| ·MAX-LOG-MAP算法 | 第34页 |
| ·系统仿真论证中各个参数的分析 | 第34-39页 |
| ·算法生成多项式的选择 | 第35页 |
| ·归零处理 | 第35-36页 |
| ·交织器的选择 | 第36页 |
| ·帧长的选择 | 第36-37页 |
| ·调制解调的选择 | 第37页 |
| ·译码算法的选择 | 第37-38页 |
| ·译码迭代次数的选择 | 第38-39页 |
| ·系统仿真结果及其论证 | 第39-42页 |
| ·本章小结 | 第42-43页 |
| 第3章 Turbo码编译码器的FPGA设计与测试 | 第43-75页 |
| ·Turbo码的编码器的设计 | 第43-51页 |
| ·Turbo码子编码器的设计 | 第43-44页 |
| ·交织器的设计 | 第44-46页 |
| ·删余的设计 | 第46-48页 |
| ·复解的设计 | 第48-49页 |
| ·控制模块的设计与实现 | 第49-51页 |
| ·控制模块的设计与实现整个编码器的FPGA设计实现 | 第51页 |
| ·Turbo码编码器的仿真和硬件测试 | 第51-53页 |
| ·MAX-LOG-MAP算法译码器的FPGA设计 | 第53-72页 |
| ·MAX-LOG-MAP译码器的总体优化设计 | 第54-55页 |
| ·MAX-LOG-MAP译码器的译码时序安排 | 第55页 |
| ·译码过程中的数据量化及表示方式 | 第55-59页 |
| ·接收信道信息的量化 | 第56-58页 |
| ·数据表示方式 | 第58-59页 |
| ·MAX-LOG-MAP算法子译码器的FPGA设计 | 第59-69页 |
| ·子译码器的并行计算方案 | 第59-60页 |
| ·分支转移度量计算单元的设计 | 第60-61页 |
| ·前向分支度量递归运算单元的设计 | 第61-64页 |
| ·后向分支度量递归运算和软输出计算单元的设计 | 第64-66页 |
| ·MAX-LOG-MAP子译码器的总体设计 | 第66-69页 |
| ·MAX-LOG-MAP译码器的FPGA实现 | 第69-72页 |
| ·Turbo码译码器的仿真与硬件测试 | 第72-74页 |
| ·本章小结 | 第74-75页 |
| 第4章 Turbo码编译码测试系统的设计与实现 | 第75-82页 |
| ·测试系统的系统设计 | 第75-76页 |
| ·通信界面的设计 | 第76-78页 |
| ·信源产生界面的设计 | 第76-77页 |
| ·信息处理界面的设计 | 第77-78页 |
| ·测试系统的实现 | 第78-81页 |
| ·本章小结 | 第81-82页 |
| 结论 | 第82-85页 |
| 1.本文的工作总结 | 第82-83页 |
| 2.下一步的工作重点和未来工作的展望 | 第83-85页 |
| 参考文献 | 第85-89页 |
| 攻读硕士学位期间发表论文和取得的科研成果 | 第89-90页 |
| 致谢 | 第90页 |