MMU协处理器仿真模型的研究及软件仿真实现
| 摘要 | 第1-5页 |
| ABSTRACT | 第5-8页 |
| 第1章 绪论 | 第8-13页 |
| ·课题背景 | 第8-9页 |
| ·研究现状 | 第9-11页 |
| ·研究内容 | 第11页 |
| ·论文组织 | 第11-13页 |
| 第2章 ARM926EJ-S 结构及原理 | 第13-28页 |
| ·ARM926EJ-S 微处理器 | 第13-16页 |
| ·CPU 核 | 第14页 |
| ·存储管理单元 | 第14-15页 |
| ·Cache 硬件 | 第15页 |
| ·WriteBuffer 硬件 | 第15页 |
| ·FCSE 硬件 | 第15-16页 |
| ·MMU 硬件结构 | 第16-21页 |
| ·访问权限和域 | 第16-17页 |
| ·可访问寄存器 | 第17-18页 |
| ·TLB 硬件结构 | 第18页 |
| ·Cache 硬件结构 | 第18-19页 |
| ·WriteBuffer 硬件结构 | 第19页 |
| ·页表描述符 | 第19-21页 |
| ·MMU 硬件工作原理 | 第21-26页 |
| ·总体事务流程 | 第21-22页 |
| ·错误检查过程 | 第22-23页 |
| ·TLB 查找过程 | 第23页 |
| ·地址转换过程 | 第23-26页 |
| ·内存存取过程 | 第26页 |
| ·本章小结 | 第26-28页 |
| 第3章 MMU 仿真模型的建立 | 第28-46页 |
| ·控制系统建模方法 | 第28-30页 |
| ·基于组件建模 | 第28-29页 |
| ·基于有限状态机建模 | 第29-30页 |
| ·缓存结构建模 | 第30-32页 |
| ·TLB 缓存结构 | 第30页 |
| ·Cache 缓存结构 | 第30-31页 |
| ·Write Buffer 缓存结构 | 第31-32页 |
| ·事务处理建模 | 第32-44页 |
| ·错误检查过程建模 | 第32-35页 |
| ·地址转换过程建模 | 第35-37页 |
| ·加载指令过程建模 | 第37-40页 |
| ·读数据过程建模 | 第40-42页 |
| ·写数据过程建模 | 第42-44页 |
| ·本章小结 | 第44-46页 |
| 第4章 模型应用及仿真实现 | 第46-61页 |
| ·MMU 仿真的算法设计 | 第46-53页 |
| ·错误检查算法设计 | 第46-48页 |
| ·地址转换算法设计 | 第48-50页 |
| ·加载指令算法设计 | 第50-51页 |
| ·读数据算法设计 | 第51-52页 |
| ·写数据算法设计 | 第52-53页 |
| ·MMU 仿真模块的实现 | 第53-60页 |
| ·错误检查过程的实现 | 第53-55页 |
| ·地址转换过程的实现 | 第55-56页 |
| ·加载指令过程的实现 | 第56-57页 |
| ·读数据过程的实现 | 第57-58页 |
| ·写数据过程的实现 | 第58-60页 |
| ·.本章小结 | 第60-61页 |
| 第5章 MMU 仿真模块测试 | 第61-68页 |
| ·仿真器简介 | 第61-63页 |
| ·测试实验 | 第63-67页 |
| ·编译内核 | 第64-65页 |
| ·运行实例 | 第65-66页 |
| ·结果分析 | 第66-67页 |
| ·本章小结 | 第67-68页 |
| 第6章 结束语 | 第68-70页 |
| ·工作回顾 | 第68页 |
| ·改进方向 | 第68-70页 |
| 参考文献 | 第70-72页 |
| 致谢 | 第72-73页 |
| 攻读硕士期间取得的研究成果 | 第73-74页 |
