600MHz YHFT-DX指令派发部件设计优化
| 摘要 | 第1-10页 |
| ABSTRACT | 第10-11页 |
| 第一章 绪论 | 第11-18页 |
| ·课题研究背景 | 第11-14页 |
| ·DSP 芯片的发展 | 第11-12页 |
| ·指令压缩与预取技术 | 第12页 |
| ·全定制设计方法 | 第12-14页 |
| ·YHFT-DX 指令派发部件设计 | 第14-16页 |
| ·YHFT-DX 的概述 | 第14-15页 |
| ·指令派发部件设计的挑战 | 第15页 |
| ·指令派发部件的实现方案 | 第15-16页 |
| ·课题研究内容及意义 | 第16-17页 |
| ·本文的组织结构 | 第17-18页 |
| 第二章 指令派发部件的逻辑设计及优化 | 第18-31页 |
| ·指令派发部件功能和结构 | 第18-20页 |
| ·指令派发部件功能概述 | 第18-19页 |
| ·指令派发部件的结构 | 第19-20页 |
| ·优化的方法和目标 | 第20-23页 |
| ·综合优化的方法 | 第20-22页 |
| ·综合优化的目标 | 第22-23页 |
| ·指令派发部件的路径分析和优化 | 第23-26页 |
| ·指令派发部件的路径分析 | 第23-24页 |
| ·指令派发部件的优化 | 第24-25页 |
| ·优化结果 | 第25-26页 |
| ·优化后的结构和定制模块的确定 | 第26-29页 |
| ·优化后的结构 | 第26-27页 |
| ·优化后不满足时序要求的路径 | 第27-28页 |
| ·全定制单元的确定 | 第28-29页 |
| ·小结 | 第29-31页 |
| 第三章 指令派发部件的电路设计与优化 | 第31-49页 |
| ·电路设计以及优化方法 | 第31-33页 |
| ·指令派发部件定制部分结构 | 第33-35页 |
| ·定制单元的电路设计 | 第35-46页 |
| ·产生局部控制信号电路设计 | 第35-37页 |
| ·PCE 产生中8 位优先级逻辑电路设计 | 第37-39页 |
| ·派发单元的电路设计 | 第39-46页 |
| ·其它模块的电路设计 | 第46页 |
| ·确定晶体管最优尺寸流程 | 第46-48页 |
| ·小结 | 第48-49页 |
| 第四章 指令派发部件的版图设计与优化 | 第49-68页 |
| ·版图面积优化方法 | 第49-50页 |
| ·欧拉路径法 | 第49-50页 |
| ·基本版图面积优化技术 | 第50页 |
| ·版图面积预测 | 第50-55页 |
| ·实验数据处理基本方法 | 第51-52页 |
| ·版图面积预测方法 | 第52-55页 |
| ·减少互连线方法 | 第55-66页 |
| ·互连线问题 | 第55-57页 |
| ·结构调整减少互连线的方法 | 第57-59页 |
| ·布局规划减少互连线的方法 | 第59-60页 |
| ·布线策略减少互连线的方法 | 第60-66页 |
| ·指令派发部件优化前后版图对比 | 第66-67页 |
| ·小结 | 第67-68页 |
| 第五章 设计验证 | 第68-76页 |
| ·层次化设计验证 | 第68-69页 |
| ·HDL 代码和电路图功能验证 | 第69-70页 |
| ·电路图验证的时序问题 | 第70-71页 |
| ·时钟偏斜问题 | 第70-71页 |
| ·门控时钟问题 | 第71页 |
| ·版图后时序验证 | 第71-73页 |
| ·全定制版图静态时序分析 | 第72页 |
| ·全定制版图时序模拟 | 第72-73页 |
| ·电源地网格分析 | 第73-75页 |
| ·小结 | 第75-76页 |
| 第六章 指令派发中并行位译码方法研究 | 第76-85页 |
| ·指令并行位概述 | 第76-77页 |
| ·以前的译码方法 | 第77-81页 |
| ·规格化处理 | 第78-80页 |
| ·并行位扩展 | 第80-81页 |
| ·多米诺译码 | 第81-84页 |
| ·结果比较 | 第84-85页 |
| 第七章 结束语与工作展望 | 第85-87页 |
| ·全文工作总结 | 第85页 |
| ·未来的研究方向 | 第85-87页 |
| 致谢 | 第87-88页 |
| 参考文献 | 第88-92页 |
| 作者在学期间取得的学术成果 | 第92页 |
