| 摘要 | 第5-7页 |
| Abstract | 第7-8页 |
| 第1章 引言 | 第9-16页 |
| 1.1 可进化硬件基本概念 | 第9-10页 |
| 1.2 可进化硬件基本原理 | 第10-12页 |
| 1.3 可进化硬件研究现状 | 第12-14页 |
| 1.4 本论文重点 | 第14-15页 |
| 1.5 本论文章节安排 | 第15-16页 |
| 第2章 相关技术背景 | 第16-26页 |
| 2.1 可进化硬件技术背景 | 第16-20页 |
| 2.1.1 可进化硬件分类 | 第16-17页 |
| 2.1.2 进化算法的基本概念 | 第17-19页 |
| 2.1.3 遗传算法流程 | 第19-20页 |
| 2.2 可重构技术背景 | 第20-22页 |
| 2.2.1 重构单元粒度 | 第20-21页 |
| 2.2.2 重构方式 | 第21-22页 |
| 2.3 片上网络技术背景 | 第22-25页 |
| 2.3.1 拓扑结构 | 第22-23页 |
| 2.3.2 路由算法 | 第23-24页 |
| 2.3.3 流控制策略 | 第24页 |
| 2.3.4 服务质量 | 第24-25页 |
| 2.4 本章小结 | 第25-26页 |
| 第3章 适用于动态部分可重构的片上网络设计 | 第26-50页 |
| 3.1 适用于DPR的NoC结构设计 | 第26-38页 |
| 3.1.1 适用于DPR的NoC系统工作流程 | 第27-28页 |
| 3.1.2 适用于DPR的NoC系统设计流程 | 第28-29页 |
| 3.1.3 片上网络可配置参数 | 第29-31页 |
| 3.1.4 片上网络数据包格式 | 第31页 |
| 3.1.5 路由器设计 | 第31-33页 |
| 3.1.6 资源网络接口设计 | 第33-38页 |
| 3.2 适用于DPR的NoC结构验证 | 第38-48页 |
| 3.2.1 系统IP核模块级验证 | 第38-42页 |
| 3.2.2 系统级验证 | 第42-45页 |
| 3.2.3 原型系统版级验证 | 第45-48页 |
| 3.3 适用于DPR的NoC结构性能 | 第48-49页 |
| 3.3.1 系统可重构速度测试 | 第48-49页 |
| 3.4 本章小结 | 第49-50页 |
| 第4章 层级并行可进化硬件系统设计 | 第50-85页 |
| 4.1 层级并行可进化硬件系统结构 | 第50-54页 |
| 4.1.1 层级并行遗传算法的映射 | 第51-52页 |
| 4.1.2 遗传算法的硬件实现 | 第52-53页 |
| 4.1.3 适用于DPR的NoC结构的引入 | 第53-54页 |
| 4.1.4 基于片上网络的层级并行EHW系统小结 | 第54页 |
| 4.2 层级并行可进化硬件系统进化流程 | 第54-55页 |
| 4.3 遗传算法引擎设计 | 第55-65页 |
| 4.3.1 遗传算法引擎概述 | 第55-58页 |
| 4.3.2 遗传算法引擎设计 | 第58-63页 |
| 4.3.3 遗传算法引擎仿真结果 | 第63-65页 |
| 4.4 进化目标节点设计 | 第65-69页 |
| 4.4.1 进化目标节点概述 | 第65-66页 |
| 4.4.2 进化目标节点设计 | 第66-68页 |
| 4.4.3 进化目标节点仿真结果 | 第68-69页 |
| 4.5 处理器节点设计 | 第69-76页 |
| 4.5.1 处理器选择 | 第69-72页 |
| 4.5.2 基于OpenRISC 1200与Wishbone总线的SoC系统结构 | 第72-73页 |
| 4.5.3 SoC系统地址分配 | 第73-74页 |
| 4.5.4 WB2RNI桥接器设计 | 第74-76页 |
| 4.6 可进化硬件FPGA原型系统设计 | 第76-77页 |
| 4.7 可进化硬件系统实验结果及分析 | 第77-84页 |
| 4.7.1 可进化实验Spec | 第78页 |
| 4.7.2 多个EHW的版级实现 | 第78-79页 |
| 4.7.3 遗传算法收敛速度 | 第79-81页 |
| 4.7.4 单次进化时间 | 第81-83页 |
| 4.7.5 实验结果小结 | 第83-84页 |
| 4.8 本章小结 | 第84-85页 |
| 第5章 系统芯片实现规划 | 第85-93页 |
| 5.1 系统芯片需求分析 | 第85-86页 |
| 5.2 系统芯片结构 | 第86-87页 |
| 5.3 FPGA IP核结构 | 第87-88页 |
| 5.4 FPGA IP核接口设计 | 第88-92页 |
| 5.4.1 FPGA IP核数据接口 | 第88-90页 |
| 5.4.2 FPGA IP核配置接口 | 第90-92页 |
| 5.5 本章小结 | 第92-93页 |
| 第6章 总结与展望 | 第93-95页 |
| 6.1 全文工作总结 | 第93页 |
| 6.2 创新点总结 | 第93-94页 |
| 6.3 工作展望 | 第94-95页 |
| 参考文献 | 第95-102页 |
| 致谢 | 第102-103页 |
| 攻读学位期间科研成果 | 第103-104页 |