| 摘要 | 第5-7页 |
| ABSTRACT | 第7-8页 |
| 符号对照表 | 第12-14页 |
| 缩略语对照表 | 第14-17页 |
| 第一章 绪论 | 第17-21页 |
| 1.1 本文研究的背景与意义 | 第17页 |
| 1.2 国内外研究现状 | 第17-19页 |
| 1.3 研究内容及论文结构 | 第19-21页 |
| 第二章 SAR ADC概述 | 第21-33页 |
| 2.1 SAR ADC基本原理 | 第21-23页 |
| 2.2 主要性能参数 | 第23-28页 |
| 2.2.1 静态性能参数 | 第23-25页 |
| 2.2.2 动态性能参数 | 第25-28页 |
| 2.3 二进制电荷重分配SAR ADC | 第28-32页 |
| 2.4 小结 | 第32-33页 |
| 第三章 高速SAR ADC关键技术 | 第33-55页 |
| 3.1 采样开关 | 第33-38页 |
| 3.1.1 传统MOS采样开关 | 第33-35页 |
| 3.1.2 自举采样开关 | 第35-38页 |
| 3.2 DAC开关时序 | 第38-41页 |
| 3.2.1 传统开关时序 | 第38-39页 |
| 3.2.2 单调开关时序 | 第39-40页 |
| 3.2.3 拆分电容终端复用时序 | 第40-41页 |
| 3.3 DAC开关能耗分析 | 第41-44页 |
| 3.4 DAC电容匹配性分析 | 第44-47页 |
| 3.5 高速高精度比较器 | 第47-49页 |
| 3.5.1 比较器设计技术 | 第47-48页 |
| 3.5.2 比较器失调 | 第48-49页 |
| 3.5.3 比较器噪声 | 第49页 |
| 3.6 转换时间 | 第49-51页 |
| 3.7 时域交织 | 第51-53页 |
| 3.8 小结 | 第53-55页 |
| 第四章 一种 8-bit 800MS/s四通道时域交织SAR ADC | 第55-79页 |
| 4.1 系统框图 | 第55-56页 |
| 4.2 DAC开关时序 | 第56-60页 |
| 4.2.1 拆分电容终端复用DAC | 第56-58页 |
| 4.2.2 单位电容的选取 | 第58-60页 |
| 4.3 自举采样开关电路 | 第60-62页 |
| 4.4 动态比较器 | 第62-65页 |
| 4.4.1 动态比较器电路结构 | 第62-64页 |
| 4.4.2 比较器失调分析 | 第64-65页 |
| 4.5 SAR控制逻辑与异步逻辑 | 第65-68页 |
| 4.5.1 SAR控制逻辑电路优化 | 第65-67页 |
| 4.5.2 异步逻辑优化 | 第67-68页 |
| 4.6 片上参考电压缓冲器 | 第68-74页 |
| 4.6.1 设计参数计算 | 第68-70页 |
| 4.6.2 电路结构 | 第70页 |
| 4.6.3 Sub-1V带隙基准 | 第70-72页 |
| 4.6.4 参考电压缓冲器运放 | 第72-74页 |
| 4.7 多相时钟产生与分配 | 第74-77页 |
| 4.8 小结 | 第77-79页 |
| 第五章 版图设计与仿真分析 | 第79-85页 |
| 5.1 版图设计 | 第79-80页 |
| 5.2 系统仿真结果与分析 | 第80-83页 |
| 5.3 小结 | 第83-85页 |
| 第六章 总结与展望 | 第85-87页 |
| 6.1 工作总结 | 第85页 |
| 6.2 展望 | 第85-87页 |
| 参考文献 | 第87-91页 |
| 致谢 | 第91-93页 |
| 作者简介 | 第93-94页 |