纳米级工艺下十位高速SAR ADC的研究与实现
| 中文摘要 | 第3-4页 |
| 英文摘要 | 第4页 |
| 1 绪论 | 第7-11页 |
| 1.1 研究背景 | 第7-8页 |
| 1.2 国内外研究动态和趋势 | 第8-9页 |
| 1.2.1 高精度SAR ADC | 第8页 |
| 1.2.2 高速度SAR ADC | 第8-9页 |
| 1.2.3 低功耗SAR ADC | 第9页 |
| 1.3 预期目标和论文结构安排 | 第9-11页 |
| 2 SAR ADC介绍 | 第11-31页 |
| 2.1 工作原理 | 第11-13页 |
| 2.1.1 模数转换器（ADC）的原理 | 第11-12页 |
| 2.1.2 SAR ADC的工作原理 | 第12-13页 |
| 2.2 开关电容阵列DAC | 第13-14页 |
| 2.2.1 二进制权重DAC | 第13-14页 |
| 2.2.2 两级权重DAC | 第14页 |
| 2.3 比较器 | 第14-17页 |
| 2.3.1 动态比较器基本原理 | 第15-16页 |
| 2.3.2 基本动态锁存比较器 | 第16-17页 |
| 2.4 开关技术 | 第17-22页 |
| 2.4.1 MOS管开关 | 第17-18页 |
| 2.4.2 采样开关 | 第18-19页 |
| 2.4.3 采样开关策略 | 第19-22页 |
| 2.5 数字逻辑部分 | 第22-25页 |
| 2.5.1 SAR ADC数字逻辑工作原理 | 第23-24页 |
| 2.5.2 同步、异步逻辑电路分析 | 第24-25页 |
| 2.6 SAR ADC的性能指标 | 第25-31页 |
| 2.6.1 ADC的静态指标 | 第25-27页 |
| 2.6.2 ADC的动态指标 | 第27-31页 |
| 3 纳米级CMOS工艺对电路的影响 | 第31-39页 |
| 3.1 采用纳米工艺对模拟电路和数字电路影响 | 第31-32页 |
| 3.1.1 纳米工艺对数字电路的影响 | 第31-32页 |
| 3.1.2 纳米工艺对模拟电路的影响 | 第32页 |
| 3.2 纳米工艺下ADC非理想因素分析 | 第32-39页 |
| 3.2.1 SAR ADC中短沟道器件的噪声 | 第32-33页 |
| 3.2.2 电荷注入和时钟馈通 | 第33-34页 |
| 3.2.3 采样保持电路的误差分析 | 第34-37页 |
| 3.2.4 比较器失调分析 | 第37-39页 |
| 4 100MS/s SAR ADC的设计与结构 | 第39-57页 |
| 4.1 整体架构 | 第39-40页 |
| 4.2 电容阵列的设计 | 第40-45页 |
| 4.2.1 单位电容的分析 | 第40-42页 |
| 4.2.2 电容架构 | 第42-45页 |
| 4.3 比较器的设计 | 第45-47页 |
| 4.3.1 常规动态比较器速度的分析 | 第45-46页 |
| 4.3.2 本次结构所用预放大动态锁存比较器 | 第46-47页 |
| 4.4 时序逻辑部分 | 第47-54页 |
| 4.4.1 稳定输入共模电压所作的改动 | 第47-49页 |
| 4.4.2 对逻辑输出速度的优化 | 第49-54页 |
| 4.5 整体电路仿真 | 第54-57页 |
| 5 版图设计 | 第57-63页 |
| 5.1 总体设计流程 | 第57页 |
| 5.2 版图设计部分考虑 | 第57-59页 |
| 5.3 整体结构的版图以及后仿真结果 | 第59-63页 |
| 6 设计总结与展望 | 第63-65页 |
| 6.1 工作总结 | 第63页 |
| 6.2 工作展望 | 第63-65页 |
| 致谢 | 第65-67页 |
| 参考文献 | 第67-71页 |
| 附录 | 第71页 |
| A.作者在攻读硕士学位期间发表的论文题目 | 第71页 |
