SAR成像实时处理平台的设计与实现
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-16页 |
| 第一章 绪论 | 第16-20页 |
| 1.1 雷达成像的研究背景 | 第16-17页 |
| 1.2 实时SAR成像处理技术的发展 | 第17-18页 |
| 1.3 本文的主要内容 | 第18-20页 |
| 第二章 SAR成像处理平台的硬件设计 | 第20-42页 |
| 2.1 平台总体设计方案 | 第20-23页 |
| 2.1.1 系统需求分析 | 第20-21页 |
| 2.1.2 成像处理平台设计方案 | 第21-22页 |
| 2.1.3 DSP芯片的选型 | 第22-23页 |
| 2.2 电源模块设计 | 第23-28页 |
| 2.2.1 平台功耗分析 | 第23-24页 |
| 2.2.2 电源设计方案 | 第24-28页 |
| 2.3 时钟模块设计 | 第28-32页 |
| 2.3.1 时钟需求分析 | 第28-29页 |
| 2.3.2 LMK04806时钟芯片 | 第29-32页 |
| 2.4 JTAG接.设计 | 第32页 |
| 2.5 高速PCB设计 | 第32-36页 |
| 2.5.1 信号完整性设计 | 第33-34页 |
| 2.5.2 板卡的布局和层叠设计 | 第34-36页 |
| 2.6 板卡基本调试 | 第36-42页 |
| 2.6.1 电源的上电顺序 | 第37-39页 |
| 2.6.2 时钟芯片配置和调试 | 第39-42页 |
| 第三章 外围接.设计及调试 | 第42-60页 |
| 3.1 DDR3接.设计与调试 | 第42-45页 |
| 3.1.1 DDR3控制器基本操作介绍 | 第42-44页 |
| 3.1.2 DDR3接.设计 | 第44页 |
| 3.1.3 DDR3的配置及调试 | 第44-45页 |
| 3.2 Hyperlink接.设计与调试 | 第45-49页 |
| 3.2.1 Hyperlink介绍 | 第45-46页 |
| 3.2.2 Hyperlink的电路设计 | 第46-48页 |
| 3.2.3 Hyperlink的配置及调试 | 第48-49页 |
| 3.3 PCIe接.设计与调试 | 第49-51页 |
| 3.3.1 PCIe介绍 | 第49-50页 |
| 3.3.2 PCIe的电路设计 | 第50页 |
| 3.3.3 PCIe的配置及调试 | 第50-51页 |
| 3.4 SRIO接.设计与调试 | 第51-54页 |
| 3.4.1 SRIO介绍 | 第51-52页 |
| 3.4.2 SRIO数据流控制 | 第52-53页 |
| 3.4.3 SRIO配置和调试 | 第53-54页 |
| 3.5 千兆以太网接.设计与调试 | 第54-56页 |
| 3.5.1 千兆以太网介绍 | 第54-55页 |
| 3.5.2 以太网电路设计 | 第55-56页 |
| 3.5.3 以太网配置和调试 | 第56页 |
| 3.6 GPIO接.设计 | 第56-57页 |
| 3.7 SPI接.设计 | 第57-60页 |
| 第四章 SAR成像处理平台的软件设计 | 第60-70页 |
| 4.1 SAR成像算法流程 | 第60-61页 |
| 4.2 结合运动补偿和几何失真校正的成像算法 | 第61-62页 |
| 4.3 多核映射和任务分配 | 第62-66页 |
| 4.3.1 数据传入任务 | 第62-63页 |
| 4.3.2 数据传出任务 | 第63页 |
| 4.3.3 单个DSP的任务分配 | 第63-64页 |
| 4.3.4 两个DSP间的任务分配 | 第64-66页 |
| 4.4 程序优化及时间统计 | 第66-68页 |
| 4.4.1 底层函数优化 | 第66页 |
| 4.4.2 存储空间分配 | 第66-67页 |
| 4.4.3 功能模块划分及时间统计 | 第67页 |
| 4.4.4 同步和Cache一致性的维护 | 第67-68页 |
| 4.5 处理成像结果 | 第68-70页 |
| 第五章 结束语 | 第70-72页 |
| 5.1 论文工作总结 | 第70-71页 |
| 5.2 展望 | 第71-72页 |
| 参考文献 | 第72-74页 |
| 致谢 | 第74-76页 |
| 作者简介 | 第76-77页 |
