基于FPGA的全数字锁相环设计与研究
| 摘要 | 第3-4页 |
| Abstract | 第4-5页 |
| 第一章 引言 | 第8-12页 |
| 1.1 课题研究的背景及意义 | 第8-10页 |
| 1.2 国内外研究现状 | 第10页 |
| 1.3 本文研究的内容和结构安排 | 第10-12页 |
| 第二章 FPGA器件设计基础 | 第12-30页 |
| 2.1 FPGA设计 | 第12-23页 |
| 2.1.1 FPGA历史背景 | 第12-13页 |
| 2.1.2 FPGA的发展现状与前景 | 第13-15页 |
| 2.1.3 FPGA的基本结构与实现原理 | 第15-18页 |
| 2.1.4 FPGA的设计 | 第18-23页 |
| 2.2 仿真验证思想 | 第23-27页 |
| 2.2.1 仿真简介 | 第23-24页 |
| 2.2.2 仿真流程 | 第24-25页 |
| 2.2.3 仿真软件 | 第25-26页 |
| 2.2.4 Modelsim仿真流程简介 | 第26-27页 |
| 2.3 硬件描述语言 | 第27-29页 |
| 2.3.1 Verilog HDL语言简介 | 第28页 |
| 2.3.2 Verilog HDL的特点 | 第28-29页 |
| 2.4 本章小结 | 第29-30页 |
| 第三章 锁相环简介 | 第30-40页 |
| 3.1 锁相环的概念 | 第30页 |
| 3.2 锁相环简介 | 第30-35页 |
| 3.2.1 模拟锁相环 | 第30-35页 |
| 3.2.1.1 模拟锁相环介绍 | 第30-31页 |
| 3.2.1.2 模拟锁相环的基本原理 | 第31-35页 |
| 3.3 数字锁相环 | 第35-37页 |
| 3.3.1 数字锁相环简介 | 第35-36页 |
| 3.3.2 数字锁相环的研究背景 | 第36页 |
| 3.3.3 数字锁相环工作原理 | 第36-37页 |
| 3.4 锁相环的应用 | 第37-39页 |
| 3.5 本章小结 | 第39-40页 |
| 第四章 增/减量可变计数式全数字锁相环研究 | 第40-59页 |
| 4.1 全数字锁相环 | 第41-50页 |
| 4.1.1 全数字锁相环简介 | 第41页 |
| 4.1.2 全数字锁相环的具体实现 | 第41-50页 |
| 4.1.2.1 数字鉴相器(DPD) | 第42-43页 |
| 4.1.2.2 数字环路滤波器(DLF) | 第43-45页 |
| 4.1.2.3 数字控制振荡器(DCO) | 第45-47页 |
| 4.1.2.4 N分频器 | 第47-50页 |
| 4.2 增/减量可变计数式全数字锁相环设计 | 第50-57页 |
| 4.2.1 设计思路 | 第50-51页 |
| 4.2.2 主控制器设计 | 第51-57页 |
| 4.2.2.1 总体电路设计 | 第51-53页 |
| 4.2.2.2 主控制器电路设计 | 第53-55页 |
| 4.2.2.3 电路仿真实现及分析 | 第55-57页 |
| 4.3 本章小结 | 第57-59页 |
| 第五章 总结与展望 | 第59-60页 |
| 参考文献 | 第60-63页 |
| 致谢 | 第63-64页 |
| 攻读学位期间发表的论文目录 | 第64页 |
