基于AHB总线SRAM控制器的设计及优化
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-15页 |
| 第一章 绪论 | 第15-19页 |
| 1.1 论文研究背景 | 第15-16页 |
| 1.2 研究目的及意义 | 第16页 |
| 1.3 国内外研究现状 | 第16-17页 |
| 1.4 论文的主要内容及安排 | 第17-19页 |
| 第二章 SRAM控制器的设计分析 | 第19-29页 |
| 2.1 单端口同步SRAM存储器 | 第19-23页 |
| 2.1.1 SRAM的存储阵列 | 第19-21页 |
| 2.1.2 SRAM存储器端口和时序介绍 | 第21-23页 |
| 2.2 AHB总线协议 | 第23-28页 |
| 2.2.1 AHB总线的概述 | 第23页 |
| 2.2.2 总线端口信号 | 第23-24页 |
| 2.2.3 AHB总线的基本传输 | 第24-26页 |
| 2.2.4 AHB总线猝发传输 | 第26-28页 |
| 2.3 本章小结 | 第28-29页 |
| 第三章 SRAM控制器设计的关键技术 | 第29-43页 |
| 3.1 基于Verilog的低功耗设计 | 第29-37页 |
| 3.1.1 低功耗设计基础知识 | 第29-32页 |
| 3.1.2 门级控制技术 | 第32页 |
| 3.1.3 有限状态机技术 | 第32-33页 |
| 3.1.4 数据通路技术 | 第33-35页 |
| 3.1.5 逻辑优化技术 | 第35-37页 |
| 3.1.6 SRAM低功耗设计方法 | 第37页 |
| 3.2 MBIST设计 | 第37-41页 |
| 3.2.1 BIST测试设计 | 第38-39页 |
| 3.2.2 MBIST测试结构设计 | 第39页 |
| 3.2.3 本文MBIST的设计 | 第39-41页 |
| 3.3 SRAM存储器的设计方法 | 第41-42页 |
| 3.4 本章小结 | 第42-43页 |
| 第四章 SRAM控制器的设计及实现 | 第43-57页 |
| 4.1 SRAM控制器设计组成部分 | 第43-46页 |
| 4.1.1 AHB总线控制单元 | 第44页 |
| 4.1.2 SRAM控制单元 | 第44-45页 |
| 4.1.3 主要的传输路径 | 第45-46页 |
| 4.2 SRAM控制器设计 | 第46-49页 |
| 4.2.1 设计结构框图 | 第46-47页 |
| 4.2.2 部分核心代码 | 第47-49页 |
| 4.3 SRAM控制器仿真验证 | 第49-54页 |
| 4.3.1 SRAM控制器仿真波形 | 第49-51页 |
| 4.3.2 SRAM控制器原理图 | 第51-54页 |
| 4.4 本章小结 | 第54-57页 |
| 第五章 SRAM控制器的优化综合 | 第57-69页 |
| 5.1 SRAM控制器优化方向 | 第57页 |
| 5.2 逻辑门级优化方法的EDA实现 | 第57-64页 |
| 5.2.1 单元映射 | 第58-61页 |
| 5.2.2 公因子提取 | 第61-63页 |
| 5.2.3 路径平衡 | 第63-64页 |
| 5.3 SRAM控制器优化综合的实现 | 第64-67页 |
| 5.4 本章小结 | 第67-69页 |
| 第六章 总结及展望 | 第69-71页 |
| 6.1 总结 | 第69页 |
| 6.2 展望 | 第69-71页 |
| 参考文献 | 第71-75页 |
| 致谢 | 第75-77页 |
| 作者简介 | 第77-79页 |
| 附录A 表决器单元映射前后数据 | 第79-83页 |
| 附录B 表决器公因子提取前后数据 | 第83-87页 |
| 附录C SRAM控制器DC前后数据 | 第87-90页 |
